SU1564629A2 - Устройство дл контрол логических блоков - Google Patents
Устройство дл контрол логических блоков Download PDFInfo
- Publication number
- SU1564629A2 SU1564629A2 SU884394058A SU4394058A SU1564629A2 SU 1564629 A2 SU1564629 A2 SU 1564629A2 SU 884394058 A SU884394058 A SU 884394058A SU 4394058 A SU4394058 A SU 4394058A SU 1564629 A2 SU1564629 A2 SU 1564629A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- inputs
- outputs
- triggers
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и вл етс усовершенствованием изобретени по а.с.N1332322. Цель изобретени - повышение достоверности контрол . Устройство содержит блок синхронизации 1, блок потенциального согласовани 2, генератор тестов 4, блок управлени 5, мультиплексор 6, узел 7 выделени коротких импульсов, сигнатурный анализатор 8, коммутатор 9, контролируемый блок 13. За счет введени узла 7 обеспечиваетс возможность фиксировать импульсы разной пол рности и длительности. 1 з.п.ф-лы, 4 ил.
Description
Изобретение относитс к автоматике и вычислительной технике, может быть использовано дл контрол логических блоков и схем и вл етс дополнительным к авт.св. N 1332322,
Цель изобретени - повышение достоверности контрол .
На фиг.1 схематически показано устройство дл контрол ; на фиг.2 - схема блока управлени ; на фиг.З - схема блока регистрации коротких импульсов; на фиг.4 - схема генератора тестов.
Устройство (фиг„1) соцержит блок I синхронизации, блок 2 потенциального согласовани , генератор 3 тес- fOB, блок 4 управлени ,, блок 5 сравнени , мультиплексор 65 узел 7 выдэ- лени коротких импульсов, сигнатур ный анализатор 8, коммутатор 9, вход 10 пуска, триггер 11, элемент НЕ 12, контролируемый блок 13, выход 14 брака .
Блок управлени (фиг.2) содержит триггеры 15 и 16, формирователь 17 Импульса, элемент 18 задержки, элемент ИЛИ 19, счетчик 20, дешифратор 21 нул , формирователи 22 и 23 им- Пульсов, элемент ИЛИ 24, формирователь 25 импульсов, счетчик, образованный счетчиком 26 и дешифратором 2 нул , элемент И 28, элемент 29 задержки , элемент ИЛИ 30, также обозначены шины 31 и 32 задани началь- ных данных.
Узел выделени коротких импульсов Гфиг.З, дл удобства показана часть, обслуживающа один выход) содержит группу элементов НЕ 33.1 - 33.п, гру пу D-триггеров 34.1 - 34.п (где п - число выходов контролируемого блока) шину 35 единичного потенциала, группу элементов И 36.1 - 36.п, группу элементов разв зки 37.1 - 37.п, выполненных на резисторах.
Генератор тестов (фиг.4) содержит блок 38 пам ти тестовых наборов 38, блок 39 пам ти эталона, счетчик 40 адреса.
Устройство работает следующим образом ,
Логический уровень на выходе триггера 11 определ ет один из двух возможных режимов работы устройства г контроль или самообучение.
При работе в режиме Контроль по запускающему сигналу, поступающему на вход 10 пуска устройства, блок 4
5
0
5
д
0
5
45
50
55
управлени разрешает работу блока 1 синхронизации.
Блок 1 синхронизации обеспечивает необходимую временную диаграмму контрол , формиру сигналы управлени работой блока 2 потенциального согласовани , сигнатурного анализатора 8, узла 7„ генератора 3 тестов и блока 4 управлени .
Синхросигнал с выхода блока 1 синхронизации разрешает выбор из генератора 3 тестов очередного тестового набора (выход пол тестов) и эталонной реакции (выход пол эталонного отклика), которые поступают соответственно на входы контролируемого логического блока 13 (через блок 2 потенциального согласовани ) и на информационный вход блока 5 сравнени . Одновременно сбрасываютс триггеры узла 7.
Реакции контролируемого логического блока 13 поступают на информационный вход мультиплексора 6, который в зависимости от комбинации сигналов на адресном входе, поступающей с выхода блока 4 управлени , подключает очередной выход контролируемого логического блока 13 к информационным входам сигнатурного анализатора 8 и узла 7, работа которых стробируетс синхроимпульсами , поступающими с выхода блока 1 синхронизации. Сигнал с выхода блока 4 управлени , поступающий на синхровход коммутатора 9, подключает выход сигнатурного анализатора 8 или узел 7 к информационному входу блока 5 сравнени , на котором происход т сравнени реакции контролируемого логического блока 13 и эталонного отклика при поступлении синхросигнала с выхода блока 4 управлени .
Мультиплексированный отклик контролируемого блока поступает на узел 7 выделени коротких импульсов„ По переднему фронту этого импульса срабатывает триггер 34 „ 1, а по заднему (через элемент НЕ 33 „ I) - триггер 34.2« На элемент И 36.1 поступ т две единицы,и на выходе элемента К 36.1 по витс единица, котора поступит на коммутатор 9 дл дальнейшей обработки .
Сигналом от блока 1 синхронизации триггеры 34 перевод тс в исходное состо ние.
Таким образом, узел 7 позвол ет фиксировать кратковременные сбои или
Фиг 2
фе/аЗ
фиеА
Claims (2)
- Формула изобретения1.Устройство для контроля логических блоков по авт о св. № 1332322, о тличающееся тем, что, с целью повышения достоверности контро- 20 ля, оно содержит узел выделения -коротких импульсов, триггер и элемент НЕ, причем узел выделения коротких импульсов содержит группу D-триггеров, группу элементов НЕ, группу эле- 25 ментов И и группу элементов развязки, причем вход задания режима работы устройства соединен с входом установки триггера и через элемент НЕ с входом сброса триггера, выход кото- 30 рого соединен с входом записи генератора тестов, вход загрузки эталона которого соединен с выходом коммутатора i вторая группа информационных входов которого соединена с группой выходов элементов И группы, первые входы которых соединены с выходамиК-х (К=1,3,5, .... ,п) D-триггеров группы (где η - число выходов контролируемого блока), вторые входы элементов И группы соединены с выходами т-х (т = 2,4,...,2п) D-триггеров группы, С-вх’оды К-х D-триггеров группы соединены с выходами мультиплексора и через соответствующие элементы НЕ группы соединены с С-входами m-χ триггеров группы соответственно, входы сброса D-триггеров группы' соединены с вторым выходом блока синхронизации, D-входы и входы установки (i,j) Dтриггеров (1=1,...,К, j=2,...,m) объединены и через 1-й элемент развязки группы (1=1,...,п) подключены к шине единичного потенциала устройства.
- 2. Устройство по п.1, отличающееся тем, что генератор тестов содержит счетчик адреса, блок памяти тестовых наборов и блок памяти эталона, причем счетный вход-счетчика адреса соединен с входом синхронизации генератора, а разрядные выходы счетчика соединены с адресными входами блока памяти тестовых наборов и блока памяти эталона, информационный вход которого соединен с •входом загрузки теста, генератора, вход записи которого соединен с входом записи генератора, выходы поля эталона и поля тестов которого соединены с выходами блока памяти реакций и блока памяти тестовых наборов соответственно.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884394058A SU1564629A2 (ru) | 1988-01-19 | 1988-01-19 | Устройство дл контрол логических блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884394058A SU1564629A2 (ru) | 1988-01-19 | 1988-01-19 | Устройство дл контрол логических блоков |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1332322 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1564629A2 true SU1564629A2 (ru) | 1990-05-15 |
Family
ID=21361965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884394058A SU1564629A2 (ru) | 1988-01-19 | 1988-01-19 | Устройство дл контрол логических блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1564629A2 (ru) |
-
1988
- 1988-01-19 SU SU884394058A patent/SU1564629A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1332322, кл. G 06 F 11/26, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4752928A (en) | Transaction analyzer | |
SU1564629A2 (ru) | Устройство дл контрол логических блоков | |
JP3515571B2 (ja) | 集積回路の事象認定試験アーキテクチャ | |
US5867050A (en) | Timing generator circuit | |
SU978154A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1104696A1 (ru) | Трехканальна мажоритарно-резервированна система | |
SU1432528A2 (ru) | Устройство дл контрол функционировани логических блоков | |
SU1182526A1 (ru) | Система дл контрол и испытаний блоков пам ти бортовых ЭВМ | |
SU1120338A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1381432A1 (ru) | Устройство дл циклового программного управлени | |
SU960789A1 (ru) | Устройство дл контрол записи в накопител х на магнитных дисках | |
SU1315982A1 (ru) | Устройство тестового контрол цифровых блоков | |
SU1667075A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
JP3159269B2 (ja) | 特定用途向け集積回路 | |
SU1282121A1 (ru) | Мультимикропрограммное устройство управлени | |
SU1725222A1 (ru) | Устройство дл стохастического контрол микропроцессорных цифровых блоков | |
JP4429415B2 (ja) | 半導体試験装置 | |
RU1819116C (ru) | Трехканальная резервированная система | |
SU1354195A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1425682A1 (ru) | Устройство дл тестового контрол цифровых узлов | |
SU1597881A1 (ru) | Устройство дл контрол дискретных сигналов | |
SU1543407A1 (ru) | Устройство дл контрол последовательности прохождени сигналов | |
SU1397923A1 (ru) | Переключатель интерфейсов ввода-вывода | |
SU1439602A1 (ru) | Устройство дл контрол объектов дискретного действи | |
SU957278A1 (ru) | Устройство дл контрол блоков оперативной пам ти |