SU1182526A1 - Система дл контрол и испытаний блоков пам ти бортовых ЭВМ - Google Patents

Abstract

СИСТЕМА ДЛЯ КОНТРОЛЯ И ИСПЫТАНИЙ БЛОКОВ ПАМЯТИ БОРТОВЫХ ЭВМ, содержаща  счетчик адреса, регистр данных , блок сравнени  и блок управлени , причем блок управлени  содержит счетчик, три элемента ИЛИ, дешифра- .тор, первьй и второй элементы И, выход переполнени  и информационные выходы счетчика адреса соединены соответственно со счетным входом счетчика блока управлени  и адресным входом контролируемого блока пам ти, информационный вьрсод которого соединен с и:- формационным входом регистра данных , информационные выходы счетчика блока управлени  соединены с входами дешифратора блока управлени , выход первого элемента И блока управлени  соединен с входом записи контролируемого блока пам ти, выход второго элемента И блока управлени  соединен с входом считывани  контролируемого блока пам тии синхровходом регистра данных, отличающа с  тем, что, с целью повьшени  достоверности контрол , в устройство введены блок задани  режима, блок формировани  контрольных кодов, делитель час .тоты, блок индикации, счетчик управлени  частотой, коммутатор данных и коммутатор эталонных кодов, триггер пуска, генератор импульсов, первый, второй и третий элементы ИЛИ, а в блок управлени  введены третий элемент И, четвертый элемент ИЛИ, причем выходы адреса, кода режима, кода частоты , первый и второй выходы синхронизации и выход пуска блока задани  i режимов соединены соответственно-с информационными входами счетчика ад (Л реса, счетчика блока управлени , счетчика управлени  частотой, первыми входами первого и второго элементов ИЛИ, единичным входом триггера пуска, выход которого соединен с входом индикации работы блока индикации и пусковым входом генератора импуль00 сов, первый, второй и третий выходы ISD ел разрешени  записи блока задани  режимов соединены соответственно с вхоND дом синхронизации счетчика адреса, с тактовым входом счетчика блока управлени  и тактовым входом счетчика управлени  частотой, выход переполнени  которого соединен с первым входом третьего элемента ИЛИ и входом индикации Норма блока индикации, информационный выход счетчика управлени  частотой и выход генератора импульсов соединены соответственно с информационным и тактовым входами делител  частоты, первый и второй выходы которого соединены с вторыми входами первого и второго элементов ИЛИ соответ

Description

ственно, выход первого элемента ИЛИ соединен с первыми входами- первого и второго элементов И блокауправлени , выход переполнени  счетчика блока управлени  соединен со счетным входом счетчика управлени  частотой, выход второго элемента ИЛИ соединен с первым входом третьего элемента И блока управлени , входом синхронизации блока формировани  контрольных кодов и счетным входом счетчика адреса, информационный выход которого соединен с первыми информационными входами коммутатора данных и коммутатора эталонных кодов и входом индикации адреса блока индикации, информационный выход блока-формировани  фиксированного кода соединен с вторь1М и третьим информационными входами коммутатора данных и вторым информационным входом коммутатора эталонных кодов, выход кокоторого соединен с входом индикации эталонных кодов блока индикации и первым информационным входом блока сравнени , в.ьгход блока сравнени  соединен с входом ошибки блока индикации и вторым входом третьего элемента ИЛИ выход которого соединен с. нулевым входом триггера пуска, выход регистра данных соединен с входом индикации данных блока индикации и вторым информационным входом блока сравнени , первый выход дешифратора блока. управлени  соединен с первым входом первого элемента ИЛИ блока управлени , с входом индикации режима блока- индикации и первым управл ющим входом коммутатора данных, выход которого  вл етс  информационным входом контролируемого блока пам ти, второй вькод дешифратора блока управлени  соединен с первым входом второго элемента ИЛИ, с первым управл ющим входом коммутатора эталонных кодов и вторым входом индикации режима блока индикации, третий выход дешифратора блока управлени  соединен с вторым входом первого элемента ИЛИ, с первым входом третьего элемента ШШ блока управлени , с третьим входом индикации режима блока индикации, вторым управл ющим входом коммутатора данных, четвертый выход дешифратора блока управлени  соединен с вторым входом второго элемента ИЛИ, с первым входом четвертого элемента ИЛИ блока управлени  и с четвертьм входом индикации режима блока ищ икацин, п тый выход дешифратора блока управлени  соединен с третьим входом первого элемента ИЛИ, с вторым входом третьего элемента ШШ блока управлени , с третьим управл к цим входом коммутатора данных и с п тым входом индикации режима блока индикации, шестой выход дешифратора блока управлени  соединен с третьим входом второго элемента ИЛИ, вторым входом четверто го элемента ШШ блока управлени  с шестым входом индикации режима блока индикации, выходы третьего и четвертого элементов ШШ и выход третьего элемента И блока управлени  соединены соответственно с входом разрешени  формировани  контрольных кодов блока формировани  контрольных кодов с вторым управл ющим входом коммутатора эталонных кодов и входом разрешени  сравнени  блока сравнени , выход первого и четвертого .элементов ШШ блока управлени  соединены соответственно с втоым входом первого элемента И и с ретьим входом третьего элемента ИЛИ блока управлени , выход второго элеента ИЛИ блока управлени  соеинен с вторыми входами второго третьего элементов И блока упавлени .

Изобретение относитс  к автоматике и контрольно-измерительной технике и может быть использовано в радиоэлектронной промышленности в серийном производстве блоков оператив- 5, ной пам ти бортовых ЭВМ, выполненных в частности на интегральных микросхемах . Целью изобретени   вл етс  повышение достоверности контрол  блоков оперативной пам ти. На фиг.1 изображена функциональна  схема системы, на фиг. 2 - функ-циональна  схема пульта управлени ; на фиг.З - функциональна  схема блока управлени ; на фиг.4 - функциональна  схема блока формировани  . контрольных кодов. Функциональна  схема системы {фиг.1) содержит блок 1 задани  режимов , объект контрол  - блок 2 оперативной пам ти (ОЗУ), блок 3 управлени , блок А формировани  контрольных кодов, делитель 5 частоты, блок 6 индикации, счетчик адреса 7, счетчик 8 управлени  частотой, регистр 9 данных, блок 10 сравнени , коммутаторы 11 данных и 12 эталонных кодов, триггер 13 пуска, генератор 1 импульсов, первый 15, второй 16 и тр тий 17 элементы ИЛИ, выход 18 адреса первый выход 19 разрешени  записи, выход 20 кода режима, второй выход 2 разрешени  записи, первый 22 и второй 23 выходы синхронизации, третий выход 24 разрешени  записи, выход 25 кода частоты и выход 26 пуска пульта 1 управлени , управление выхода 27.1-27.11 блока управлени , предназ наченные дл  выдачи следующих сигна лов: выход 27.1-- Разрешение записи выход 27.2 Считывание, выход 27.3 передачи адреса с выходов счетчика 7 на выходы данных системы, выход 27.4 передачи с выходов счетчика 7 через коммутатор 12, выход 27.5 передачи пр мого шахматного кода с выходов блока 4, выход 27.6 режима сравнени  при пр мом шахматном коде, выход 27. передачи обратного шахматного кода, выход 27.8 режима сравнени  при обратном шахматном коде, выход 27.9 разрешени  формировани  контрольных кодов, выход 27.10 разрешени  переда чи кодов с блока на вход блока 10, выход 27.11 разрешени  сравнени , тактовый выход 28 блока 3 управлени  информационный выход 29 блока 4 форм ровани  контрольных кодов, первый 30 и второй 31 тактовые выходы делител  5 частоты, выходы переполнени  32 и адреса 33 счетчика 7 адреса, информационный выход 34 и выход 35 переполнени  счетчика 8 управлени  частотой, информационный выход 36 регистра 9 данных, выход 37 результа та сравнени  блока 10 сравнени , информационный выход 38 коммутатора 12 эталонных кодов, выход 39 триггера 13 пуска, выходы 40 и 41 первого 15 и второго 16 элементов ИЛИ. Блок 1 задани  режимов (фиг.2) содержит генератор 42 единицы, выход которого через выключатели 43.1-43.k, где К - количество разр дов в адрес контролируемого блока пам ти, соединен с выходом 18 адреса, через выключатели 44. (где L - количество разр дов в коде режима) соединен с выходом 20 кода режима, через выключатели 45.1-45. m (где т- количество разр дов в коде задани  частоты ) соединен с выхсщом 25 кода частоты , через первую 46, вторую-47, третью 48, четвертую 49, п тую 50 и шестую 51 кнопки соединен с первым выходом 19 разрешени  записи, первым 22 и вторым 23 выходами синхронизации , выходом 26 пуска, вторым 21 и третьим 24 выходами разрешени  записи пульта 1 управлени . Блок 3 управлени  (фиг.З) содержит счетчик 52, дешифратор 53, первый 54, второй 55 и третий 56 элементы И и первый 57, второй 58, третий 59. и четвертый 60 элементы ИЛИ. Блок 4 формировани  контрольных кодов (фиг.4).содержит триггер 61 и элемент И 62. Выходы 27.1-27.11 блока 3 предназначены дл  выдачи сигналов разрешени  записи,-считывани  блока 2,-передачи адреса с выхода 33 счетчика 7 на выходы данных системы, передачи адреса с выходов 33 счетчика 7 через коммутатор 12 на входы 38 блока 10, передачи пр мого и шахматного кода с выходов 29 блока 4 через коммутатор 11 на выходы данных системы, режима сравнени  при пр мом шахматном коде, передачи обратного шахматного кода с выходов 29 блока 4 через коммутатор 11 на выходы данных системы, режима сравнени  при обратном .шахматном коде, управлени  блоком 4 формировани  контрольных кодов, передачи кода с выходов 29 блока 4 че рез коммутатор 12 на входы .38 блока 10 сравнени , разрешени  сравнени  блоком 10 сравнени . На фиг.4 приведен пример реализации функциональной схемы блока 4 формировани  контрольного кода дл  случа , когда в качестве контрольного кода используетс  шахматный код. Блок 4 формировани  контрольных кодов (фиг.4) формирует на выходах 29 пр мой (обратньй) шахматный код 10101,..101 (010101...010) при единичном (нулевом) состо нии триггера 61, который срабатывает по тактовому импульсу с входа 41 при наличии разрешающего сигнала с выхода 27.9 блока 3 управлени . Делитель 5 частоты предназначен дл  формировани  тактовых синхроимпульсов . Блок 6 индикации предназначен дл  отображени  соотношени  объекта контрол  и системьк Счетчик 7 (фиг.1) предназначен дл  задани  адреса обращени  к блоку 2. С группы выходов 33 снимаютс  информационные сигналы. Выход 32 предназначей дл  выдачи сигнала переключени  , который формируетс  после вьщачи старшего адреса блока 2. Счетчик 8 (фиг.1) предназначен дл задани  кода настройки делител  5 частоты. Регистр 9 предназначен дл  хранени  информации, считьшаемой из блока 2. Блок 10 сравнени  предназначен дл  сравнени  содержимого регистра 9 с эталонным кодом с выходов 38 комму татора 12. Триггер 13 пуска предназначен дл  включени  генератора 14 тактовых импульсов . Рассмотрим функционирование предлагаемой системы контрол , котора  может последовательно реализовать следующие основные режимы контрол : режим проверки адресного тракта на основе записи в  чейки пам ти блока 2 их адресов и последующего считыван со сравнением с содержимым счетчика 7, режим проверки безошибочности фун ционировани   чеек пам ти блока 2 пу тем записи и последующего считывани  пр мого шахматного кода, режим проверки безошибочности функционировани блока 2 путем записи и последующего контрольного с итывани  обратного шах матного кода,режимпрове.рки надежноети функционировани  блока 2 оператив ной пам ти на основе циклического последовательного повторени  проверки адресного трАкта и проверки по ал горитмам шахматного кода при изменении частоты Следовани  синхроимпульсов выходов 30 и 31 в заданном диапазон по заданному закону. Кроме перечисленных четырех основных режимов система обеспечивает контроль и испытани  объекта 2 в ручном режиме, начина  с заданного оператором с пульта 1 (фиг.1) адреса  чейки вблоке 2, заданной частоты следовани  синхросигналов ив заданном режиме . Рассмотрим работу системы в первом режиме. Перед.началом работы система и объект 2 по сигналу с блока 1 привод тс  в исходное состо ние, которому соответствует нулевое состо ние всех элементов пам ти. Цели начальной установки элементов пам ти системы в исходное состо ние на фиг.1-4 условно не показаны. Работа системы начинаетс  по пуска с выхода 26 блока 1, котора  приводит к установке триггера 13 в единичное состо ние и включению генератора 14. Генератор 14 начинает формирование последовательности тактовых импульсов, котора  преобразуетс  делителем 5 частоты в соответствии с кодом, содержащимс  в счетчике 8. В соответствии с этим блок 5 на выходах 30 и 31 формирует две последовательности сдвинутых друг относительно друга тактовых импульсов. которые через элементы ИЛИ 15 и 16 поступают на входы 40 и 41 блока 3 управлени . Кроме того, импульсы с выхода 41 элемента 16 ИЛИ поступают на счетный вход счетчика 7. По первому импульсу с выхода 40 срабатьшает элемент И 54, который на выходе 27.1 формирует сигнал разрешени  записи кода, coдepжaщeгo с  в счетчике 7 адреса в  чейку пам ти блока 1 с тем же адресом. Второй синхроимпульс с выхода 41 элемента ИЛИ 16 по заднему фронту увеличивает содержимое счетчика 7 на единицу, после чего по очередному первому импульсу с выхода 40 выполн етс  запись адреса очередной  чейки аналогично описанному вьш1е. Таким образом, система функциони-рует до тех пор, пока во все  чейки блока 2 не будет произведена запись их адресов. После заполнени  последней  чейки блока 2 по очередному импульсу с выхода 41 счетчик 7 устанавливаетс  в исходное состо ние и на его выходе 32 формируетс  импульс переполнени , которьш поступает на счетный вход 32 счетчика 52 блока 3 (фиг.З). В результате счетчик переходит в первое состо ние, в котором возбуждаетс  первый выход дешифратора 53. Сигнал с этого выхода через элемент ИЛИ 58 открывает элементы И 55 и 56, а также приводит к формированию коммутатором 12 тракта св зи выходов 33 счетчика 7 с входами 38 блока 10 сравнени . Очередной синхроимпульс с выхода 40 элемента ИЛИ 15 через элемент И 55 блока 3 (фиг.З), выход 27.2 блока 2 разрешает считьшание информации из блока 2 оперативной пам ти по адресу , заданному счетчиком 7 (фиг.1), и запись этой информации.в регистр 9 После этого по очередному синхроимпульсу с выхода 41 элемента ИЛИ 16 срабатывает элемент И 56, который сигналом с выхода 27.11 блока 3 (фиг.З) разрешает сравнение содержимого счетчика 7 и регистра 9 на блоке 10 сравнени . Если содержимое этих элементов пам ти не совпадает, то блок 10 формирует на выходе 37 сигнал, свидетельствующий о несоответствии адреса провер емой  чейки пам ти блока 2 и ее содержимого, т.е. об отказе в адресном тракте блока 2. По сигналу с выхода 37 триггер 13 устанавливаетс  в нулевое состо ние. При этом генератор 14 выключаетс , возбуждаетс  элемент индикации Ошиб ка блока 6 и работа системы прекращаетс . На элементах индикации блока 6 индикации отображаетс  содержимое  чейки пам ти, продвинутый йдрес  че ки и признак режима контрол  адресно го тракта. В противном случае при отсутствии отказа сигнал на выходе 37 отсутству ет и система переходит к проверке очередной  чейки пам ти блока 2. Опи санные действи  повтор ютс  аналогично до по влени  сигнала с выхода 32 счетчика 7 (фйг.1). При этом аналогично описанному происходит переход счетчика 52 в очередное состо ние, в котором возбуждаетс  второй выход дешифратора 53 блока 3 (фиг.З) и осуществл етс  переход системы к второму режиму контрол . Во втором режиме производитс  проверка безошибочности функционировани  блока 2 по алгоритму пр мого шахматного кода.

Очередной синхроимпульс с выхода 40 элемента ИЛИ 15 через элемент И 55 блока 3 (фиг.З) разрешает считывание В этом случае сигнал с пыход-т дешифратора 53 через выход 27.5 посчу пает на одноименный управл ющий пх(д коммутатора 11, который формирует цепь св зи выходов 29 блока 4 с входами (выходами) данных блока 2 оперативной пам ти. Одновременно сигнал с выхода 2 дешифратора 53 открывает элемент И 54, а также через элемент ИЛИ 59, выход 27.9 (фиг.З) поступает на вход элемента И 62 блока 4 (фиг.4), который открываетс  этим сигналом. По очередному синхроимпульсу с выхода 40 элемента ИЛИ 15 срабатывает элемент И 54, который через выход 27.1 блока 3 (фиг.З) формирует сигнал записи в  чейку пам ти блока 2 по адресу, заданному счетчиком 7, пр мого шахматного кода с выходов 29 блока 4(фиг.4). Далее по синхроимпульсу с- выхода 41 элемента ИЛИ 16 увеличиваетс  содержимое счетчика 7 на единицу, сра.батывает элемент И 62, выходной сигнап которого измен ет на противоположное состо ние триггер 61 блока 4. Поэтому на выходах 29 блока 4 формируетс  обратный шахматньй код. Далее по импульсу с выхода 40 элемента ИЛИ 5производитс  запись обратного шахматного кода в блок 2 оперативной пам ти по счетному адресу. Аналогично запись шахматного кода в блок 2 повтор етс  до его заполт нени . После этого по очередному синхроимпульсу с выхода 41 элемента ИЛИ 16 счетчик формирует сигнал на выходе 32 и так же, как было описано выше, происходит изменение состо ни  дешифратора 53, который возбуждает третий выход (фиг.З). Сигнал с этого выхода открывает элемент И 55, а также возбуждает выходы 27.6, 27.9 и 27.10 блока 3. При этом по сигналу с выхода 27.6 возбуждаетс  элемент индикации блока 6, который отображает подрежим считывани  второго режима контрол . По сигналу с выхода 27.9 продолжаетс  функционирование блока 4 (фиг.4) аналогично описанному вьше. Сигнал с выхода 27.10 блока 3 обеспечивает коммутацию коммутатором 12 выходов 29 блока 4 с входами 38 блока 10 сравнени  (фиг.1).

информации из блока 2 и сравнение содержимого регистра 9 и кода на входах 38 блока 10, Эти действи  осуществл ютс  аналогично тому, как это было отшсано дл  режима контрол  адресного тракта.

Описанные действи  повтор ютс  до окончани  проверки на пр мом шахматном коде всех  чеек пам ти блока 2; После этого система переходит к третьему режиму контрол .

В этом режиме осуществл етс  проверка безошибочности функционировани  блока 2 на обратном шахматном коде. При этом дешифратор 53 возбуждает четвертый выход, сигнал с которого открывает элемент И 54 и возбуждает выходы 27.7 и 27.9 блока 3 (фиг.З). Сигнал с выхода 27.7 перестраивает коммутатор 11 на обратньй шахматный код путем инвертировани  пр мого шахматного кода на инверсных входах коммутатора 11. Далее осуществл ютс  действи , описанные выше, при записи на основе пр мого шахматного кода. Затем возбуждаетс  выход 5 дершфратора 53, после чего осуществл ютс  действи , аналогичные описанным вьш1е при считывании и сравнении на основе пр мого шахматного кода. По завершении этого режима контрол  по сигналу с выхода 32 счетчика 7 происходит установка счетчика 52 блока 3 (фиг.З в исходное состо ние и формирование на выходе 28 блока 3 сигнала лркращени  значени  счетчика 8. При этом счетчик 8 формирует очередной код

настройки делител  5 на следующую частоту следовани  синхроимпульсов. Далее по очередному следующему синхроимпульсу повтор ютс  все описанные вьш1е проверки с новым значением частоты следовани  синхроимпульсов.

Таким образом, работасистемы циклически повтор етс  дл  очередных значений частот следовани  синхроимпульсов до момента переполнени  счетчика 8, сигнал с выхода 35 которого через элемент ИЛИ 17 устанавливает триггер 13 в нулевое состо ние и прекращает работу системы.

В ручном режиме с блока 1 управлени  (фиг.2) на тумблерных регистрах 43, 44 и 45 можно задавать код адреса начала контрол  блока 2, код режима и код частоты соответственно. Запись этих данных в элементах 7, 52 и 8 производитс  по сигналам с выходов 19, 21 и 24 блока 1 соответственно (фиг.2).

Кроме того, дальнейша  работа може осуществл тьс  в автоматическом режиме аналогично тому, как это было описано выше. Дл  этого необходимо выдат сигнал пуска с выхода 26 блока 1 (фиг.2).

В ином случае работа может быть продолжена в тактовом режиме, когда синхроимпульсы формируютс  с выходов 22 и 23 блока 1. .

Применение изобретени  позволит осуществл ть оперативный и достоверны контроль оперативной пам ти бортовых ЭВМ.

Claims (1)

1. СИСТЕМА ДЛЯ КОНТРОЛЯ И ИСПЫТАНИЙ БЛОКОВ ПАМЯТИ БОРТОВЫХ ЭВМ, содержащая счетчик адреса, регистр данных, блок сравнения и блок управления, причем блок управления содержит счетчик, три элемента ИЛИ, дешифра-» тор, первый и второй элементы И, выход переполнения и информационные выходы счетчика адреса соединены соответственно со счетным входом счетчика блока управления и адресным входом контролируемого блока памяти, информационный выход которого соединен с информационным входом регистра данных, информационные выходы счетчика блока управления соединены с входами дешифратора блока управления, выход первого элемента И блока управления соединен с входом записи контролируемого блока памяти, выход второго элемента И блока управления соединен с входом считывания контролируемого блока памяти'и синхровходом регистра данных, отличающаяся тем, что, с целью повышения достоверности контроля, в устройство введены блок задания режима, блок формирования контрольных кодов, делитель частоты, блок индикации, счетчик управления частотой, коммутатор данных и . коммутатор эталонных кодов, триггер пуска, генератор импульсов, первый, второй и третий элементы ИЛИ, а в блок управления введены третий элемент И, четвертый элемент ИЛИ, причем выходы адреса, кода режима, кода частоты, первый и второй выходы синхронизации и выход пуска блока задания режимов соединены соответственно·с информационными входами счетчика адреса, счетчика блока управления, счетчика управления частотой, первыми входами первого и второго элементов ИЛИ, единичным входом триггера пуска, выход которого соединен с входом индикации работы блока индикации и пусковым входом генератора импульсов, первый, второй и третий выходы' разрешения записи блока задания режимов соединены соответственно с входом синхронизации счетчика адреса, с тактовым входом счетчика блока управления и тактовым входом счетчика управления частотой, выход переполнения которого соединен с первым входом третьего элемента ИЛИ и Входом индикации Норма блока индикации, информационный выход счетчика управления частотой и выход генератора импульсов соединены соответственно с информационным и тактовым входами делителя частоты, первый и второй выходы которого соединены с вторыми входами первого и второго элементов ИЛИ соответ·^·

   SU .,„ 1182526 ственно, выход первого элемента ИЛИ соединен с первыми входами- первого и второго элементов И блока‘управления, выход переполнения счетчика блока управления соединен со счетным входом счетчика управления частотой, выход второго элемента ИЛИ соединен с первым входом третьего элемента И блока управления, входом синхронизации блока формирования контрольных кодов и счетным входом счетчика адреса, информационный выход которого соединен с первыми информационными входами коммутатора данных и коммутатора эталонных кодов и входом индикации адреса блока индикации, информационный выход блока-формирования фиксированного кода соединен с вторым и третьим информационными входами коммутатора данных и вторым информационным входом коммутатора эталонных кодов, выход кокоторого соединен с входом индикации эталонных кодов блока индикации и первым информационным входом блока сравнения, выход блока сравнения соединен с входом ошибки блока индикации и вторым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, выход регистра данных соединен с входом индикации данных блока индикации и вторым информационным входом блока сравнения, первый выход дешифратора блока, управления соединен с первым входом первого элемента ИЛИ блока управления, с входом индикации режима блока индикации и первым управляющим входом коммутатора данных, выход которого является информационным входом контролируемого блока памяти, второй выход дешифратора блока управления соединен с первым входом второго элемента ИЛИ, с первым управляющим входом коммутатора эталонных кодов и вторым входом индикации ре жима блока индикации, третий выход дешифратора блока управления соединен с вторым входом первого элемента ИЛИ, с первым входом третьего элемента ИЛИ блока управления, с третьим входом индикации режима блока индикации, вторым управляющим входом коммутатора данных, четвертый выход дешифратора блока управления соединен с вторым входом второго элемента ИЛИ, с первым входом четвертого элемента ИЛИ блока управления и с четвертым входом индикации режима блока индикации, пятый выход дешифратора блока управления соединен с третьим входом первого элемента ИЛИ, с вторым входом третьего элемента ИЛИ блока управления, с третьим управляющим входом коммутатора данных и с пятым входом индикации режима блока индикации, шестой выход дешифратора блока управления соединен с третьим входом второго элемента ИЛИ, вторым входом четверто· го элемента ИЛИ блока управления с шестым входом индикации режима блока индикации, выходы третьего и четвертого элементов ИЛИ и выход третьего элемента И блока управления соединены соответственно с входом разрешения формирования контрольных кодов блока формирования контрольных кодов; с вторым управляющим входом коммутатора эталонных кодов и входом разрешения сравнения блока сравнения, выход первого и четвертого элементов ИЛИ блока управления соединены соответственно с вторым входом первого элемента Ии с третьим входом третьего элемента ИЛИ блока управления, выход второго элемента ИЛИ блока управления соединен с вторыми входами второго и третьего элементов И блока управления.