SU1104696A1 - Трехканальна мажоритарно-резервированна система - Google Patents

Abstract

ТРЕХКАНАЛЬНАЯ МАЖОРИТАРНОРЕЗЕРВИРОВАННАЯ СИСТЕМА, содержаща  в каждом канале первый элемент И, первый и второй входы которого соединены соответственно с первым и вторым управл ющими выходами блока коммутаторов управл ющих сигналов, третий управл ющий выход которого соединен с управл ющим входом коммутатора контролируемых блоков, выход которого соединен с первым входом первого блока сравнени  предыдущего канала и с вторым входом первого блока сравнени  своего канала, выход блока управлени  соединен с первым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков микроопераций своего и соседних каналов, выход каждого из которых соединен в данном канапе с кодовьм входом блока Коммутаторов управл ющих сигналов, управл ющим входом арифметико-логического блока, управл ющими входами коммутатора результатов, коммутаторов первого и второго операндов и с управл ющим входом блока регистров, втора  группа информационных выходов которого соединена с информационными входами коммутатора второго операнда, выход которого соединен с вторым информационным входом коммутатора контро- . лируемых блоков и с соответствующими входами мажоритарных блоков второго операнда каждого канала, выход каждого из которых соединен с вторым информационным входом арифметико-логического блока, выходы которого соединены с информационными входами коммутатора результатов, выход которого iS соединен с первым информационным входом блока регистров и с третьим информационным входом коммутатора контролируемых блоков, четвертый информационный вход которого соединен с соответствующими входами мажоритарных блоков адреса каждого канала и с адресным выходом блока регистров, перва  группа информационных выходов которого соединена с информационными входами коммутатора первого операнда , выход которого соединен с п тым Од информационным входом коммутатора ;о контролируемых блоков и с соответст9 ) вующими входами мажоритарных блоков первого операнда каждого из каналов, выход каждого из которых соединен с первым информационньм входом арифметико-логического блока, отличающа с  тем, что, с целью повышени  быстродействи  и сокращени  времени восстановлени  работоспособности системы при отказах, она содержит буферный регистр фиксации отказов и блок синхронизации, информационные

Description

выходы которого соединены с соответствующими синхровходами блока управлени  и с синхровходом буферного регистра фиксации отказов, информационный вход которого соединен с выходом первого блока сравнени , а первый информационный вход системы соединен с вторым информационным входом блока регистров и с информационным входом блока управлени , первый информационный выход системы соединен с выходом мажоритарного блока первого операнда выход буферного регистра фиксации отказов соединен с информационным входом накапливающего регистра фиксации отказов, синхронизирующий вход которого соединен с выходом первого элемента И, третий вход которого соединен с соответствующим синхровыходом блока синхронизации, вход пуска которого соединен с входом пуска системы , вход останова - с входом поциклового режима системы, а управл ющий вькод - с управл ющим входом блока коммутаторов управл ющих сигналов, первый информационный вход которого соединен с вторым информационным входом системы, второй информационный вход блока коммутаторов управл ющих сигналов соединен с выходом коммутатора второго операнда, а вход индикации блока коммутаторов управл ющих сигналов соединен с третьим информационным входом системы, второй информационный выход которой соединен с выходом коммутатора контролируемых блоков, причем третий выход системы соединен с выходом.накапливающего регистра фиксации отказов, а адресный выход системы соединен с выходом мажоритарного адреса.

2. Система по п. 1,отличающ а   с   тем, что блок коммутаторов управл ющих сигналов содержит регистр управлени , второй блок сравнени , коммутатор результатов сравнени  , коммутатор управлени  контролем и элемент ИЛИ, выход которого соединен с первым управл ющим выходом блока , второй управл ющий выход которого соединен с выходом первого разр да регистра управлени , выход второ го разр да которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом коммутатора результатов сравнени , первый кодовый вход второго блока сравнени  соединен с выходами первой группы разр дов регистра управлени , первь}й и второй информационные входы которого соединены соответственно с первым и вторым информационными входами блока , а выходы второй группы разр дов регистра управлени  соединены с управл ющим входом коммутатора результатов сравнени  и с первым информационным входом коммутатора управлени  контролем, второй информационный вход которого соединен с входом индикации блока, управл ющий вход которого соединен с управл ющим входом коммутатора управлени  контролем, выход которого соединен с третьим управл ющим выходом блока, кодовый вход которого соединен с вторым кодовым входом второго блока сравнени  выходы которого  вл ютс  информационными входами коммутатора результатов сравнени ,

3. Система по п. 1,отличающ а   с   тем, что блок синхронизации содержит кольцевой регистр сдвига , второй и третий элементы И, синхронный триггер и асинхронный триггер единичный вход которого соединен с входом пуска блока, вход останова которого соединен с управл ющим входом второго элемента И, выход которого соединен с нулевым входом асинхронного триггера, выход которого соединен с информационным входом синхронного триггера, выход которого соединен с управл ющим выходом блока и с управл ющим входом третьего элемента И, тактирующий вход которого соединен с шиной тактовой частоты и с синхронизирующим входом синхронного триггера, а выход тр.етьего элемента И соединен с синхронизирующим входом кольцевого регистра сдвига, п выходов которого соединены с п выходами блока, причем выход п-го разр да кольцевого регистра соединен с тактирующим входом второго элемента И и с информационным входом кольцевого регистра сдвига. Итобгр рние относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  и диагностики несиправностей в вычислительных системах высокой надежности. Известно вычислительное устройство , которое содержит ари шетико-логический блок, блок регистров, селекторы результата первого и второго операндов , селектор индицируемого узла, схемы управлени  селекторами, схему переключени  и соответствующие св зи DJ., Недостатком устройства  вл етс  отсутствие оперативного контрол  функ ционировани  отдельных узлов в автоматическом режиме выполнени  вычислений . Известна также резервированна  система, содержаща  однородные ЭВМ, мажоритарные элементы, вентиль блокировки мажоритарного элемента, к управл ющему входу которого подсоединен блок подсчета числа отказавших ЭВМ, а к выходу - схемы сравнени  и вентили блокировки выходов ЭВМ, управл ющие входы которых подсоединены к выходам схем сравнени , блоки подсчета числа сбоев и блоки обмена 2j Недостатком этой системы  вл етс  отсутствие оперативного контрол  функционировани  отдельных функциональных узлов, например сумматоров, регистров, в функциональных блоках каждого канала -в автоматическом режи ме работы системы, что снижает эффек тивность поиска неисправного узла или блока. Наиболее близкой к изобретению по технической сущности  вл етс  резервированна  система, содержаща  в каж дом канале функциональные блоки (арифметический блок, блок регистров селекторы результата первого и второ го операндов), блок управлени , восстанавливающие блоки (мажоритарные органы), элементы (схемы) сравнени , задающий блок выбора функционального узла, регистр контрол  отказов и селектор блоков (селектор контрол ), вентиль (элемент И). Кроме того, каж дый функциональный блок содержит функциональные узлы, выходы которых соединены с входами селектора узлов, а каждый блок выбора функционального узла содержит регистр управлени , се лектор стробов, узел выбора контроли руемого блока и узел выбора контролируемого узла 3j . К недостаткам известной резервированной системы следует отнести сокращение «быстродействи  системы за счет необходимости выделени  времени на оперативный контроль обрабатываемой информации, а также отсутствие выдачи информации оператору на пульт о состо нии узлов системы, что затрудн ет диагностирование, возникшей неисправности , т.е. увеличивает врем  восстановлени  ее работоспособности . Целью изобретени   вл етс  повышение быстродействи  и сокращение времени восстановлени  работоспособности мажоритарно-резервированной вычислительной системы, при отказах. Поставленна  цель достигаетс  тем, что в трехканальную мажоритарно-резервированную систему, содержащую в каждом канале первый элемент И, первый и второй управл юиц1е входы которого соединены соответственно с первым и вторым управл ющими выходами блока коммутаторов управл ющих сигналов , третий управл ющий выход которого соединен с управл ющим входом коммутатора контролируемых блоков, выход которого соединен с первым входом первого блока сравнени  предыдущего канала и с вторым ьходом первого блока сравнени  своего канала, выход блока управлени  соединен с первым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков микроопераций своего и соседних каналов , выход казвдого из которых соединен в каждом канале с кодовым входом блока коммутаторов управл ющих сигналов , управл ющим входом арифметикологического блока, управл ющими входами коммутатора результатов, коммутаторов первого и второго операндов и с управл ющим входом блока регистров , втора  группа информационных выходов которого соединена с информационными входами коммутатора второго операнда, выход которого соединен с вторым информационньм входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков второго операнда каждого канала , выход каждого из которых соединен с вторым информационньм входом арифметико-логического блока, выходы

которого соединены с информационными входами коммутатора результатов, выход которого соединен с первым информационным входом блока регистров и с третьим информационным входом коммутатора контролируемых блоков, четвертый информационный вход которого соединен с соответствующими входами мажоритарных блоков адреса каждого канала и с адресным выходом блока регистров , перва  группа информационных выходов которого соединена с информационными входами коммутатора первого операнда, выход которого соединен с п тым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков первого операнда каждого из каналов, выход каждого из которых соединен с первым информационным входом арифметико-логического блока, содержит буферный регистр фиксации отказов и блок синхронизации, информационные выходы которого соединены с соответствующими синхровходами блока управлени  и с синхровходом буферного регистра фиксации отказов, информационный вход которого соединен с выходом первого блока сравнени , а первый информационный вход системы соединен с вторым информационным входом блока регистров и с информационным входом блока управлени , первый информационный выход системы соединен с выходом мажоритарного блока первого операнда, выход буферного регистра фиксации отказов соединен с информационным входом накапливающего регистра фиксации отказов , синхронизирующий вход которого соединен с выходом первого элемента И, третий вход которого соединен с соответствующим синхровыходом блока синхронизации, вход пуска которого соединен с входом пуска системы, вход останова - с входом поциклового режима системы , а управл ющий выход - с управл ющим входом блока коммутаторов управл ющих сигналов, первый информационный вход которого соединен с вторым информационным входом системы, второй информационный вход блока коммутаторов управл юидах сигналов соединен с выходом коммутатора второго операнда , а вход индикации блока коммутаторов управл ющих сигналов соединен с третьим информацис ..лм входом систег-;Ы , второй информационный пыход

которой соединен с выходом коммутатора контролируемых блоков, третий информационный выход системы соединен с выходом накапливающего регистра фиксации отказов, а адресный выход системы соединен с выходом мажоритарного блока адреса.

Кроме, того, блок коммутаторов управл ющих сигналов содержит регистр управлени , второй блок сравнени , коммутатор результатов сравнени , коммутатор управлени  контролем и элемент ИЛИ, выход которого соединен с-первым управл ющим выходом блока, второй управл ющий выход которого соединен с выходом первого разр да регистра управлени , выход второго разр да которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом коммутатора результатов сравнени , первый -кодовый вход второго блока сравнени  соединен с выходами первой группы разр дов регистра управлени , первый и второй информационные входы которого соединены соответственно с первым и вторым информационными входами блока , а выходы второй группы разр дов регистра управлени  соединены с управл ющим входом коммутатора результатов сравнени  и с первым информационным входом коммутатора управлени  контролем, второй информационный вход которого соединен с входом индикации блока, управл ющий вход которого соединен с управл ющим входом коммутатора управлени  контролем, выход которого соединен с третьим управл ющим выходом блока, кодовый вход которого соединен с вторым кодовым входом второго блока сравнени , выходы которого  вл ютс  информационными входами коммутатора результатов сравнени .

Причем блок синхронизации содержит кольцевой регистр сдвига, второй и третий элементы И, синхронный триггер и асинхронный триггер, единичный вход которого соединен с входом пуска блока,вход останова которого соединен с управл ющим входом второго элемента И выход которого соединен с нулевым входом асинхронного триггера, выход которого соединен с информационным входом синхронного триггера, выход которого соединен с управл ющим выходом блока и с управл/гющим входом третьего элемента И, тактирующий вход которого соединен с шиной тактовой частоты и с синхронизирующим входом синхронного триггера, а выход третьего элемента И соединен с синхронизирующим входом кольцевого регистра сдвига, п ВВ1ХОДОВ которого соединены с п выходами блока, причем выход п-го разр да кольцевого регистра соединен с тактирующим входом второго элемента И и с информационным входом кольцевого регистра сдвига. Это позволило не увеличивать специально врем  цикла выполнени  коман ды вычислительной системы на осущест вление оперативного контрол , которо требуетс  при отсутствии буферного регистра фиксации отказов, а также позволило получать оператору при необходимости сведени  о состо нии узлов и регистров функциональных блоко системы за счет введени  коммутатора управлени  контролем, что значительно сокращает врем  на отыскание неисправности и отладку программ. На фиг, 1 представлена блок-схема одного канала трехканальной мажоритарно-резервированной системы; на фиг, 2 - схема разводки межканальных соединений трехканальной мажоритарно-резервированной системы; на .фиг. 3 - структурна  схема блока регистров; на фиг, 4 - структурна  схе ма блока синхронизации; на фиг. 5 структурна  схема блока коммутаторов управл ющих сигналов. Каждый канал предлагаемой трехканальной мажоритарно-резервированной системы (фиг. 1) содержит арифметико логический блок 1, коммутатор 2 результатов арифметико-логического бло ка, блок 3 регистров, коммутатор 4 первого операнда, коммутатор 5 второ го, операнда, мажоритарные блоки 6-9 соответственно, первого операнда, второго операнда, микроопераций и ад реса, коммутатор 10 контролируемьк блоков, блок 11 управлени , выполнен ный в соответствии с 4, блок 12 синхронизации, первый блок 13 сравне КИЯ, буферный регистр 14 фиксации отказов, выполненный на синхронных сдвоенных D-триггерах, срабатывают по заднему фронту синхронизирующего сигнала, первый элемент И 15, блок 16 коммутаторов управл ющих сигналов и накапливающий регистр 17 фиксации отказов. Первый информационный выход 18 системы соединен с выходом мажори тарного блока 6 первого операнда и с первым информационным входхэм арифметико-логического блока 1, второй информационный вход которого соединен с выходом мажоритарного блока 7 второго операнда, а выходы результатов арифметико-логического блока 1 соединены с информационными входами коммутатора 2 результатов арифметикологического блока, выход которого соединен с третьим информационным входом коммутатора 10 контролируемых блоков и с первым информационным входом блока 3 регистров, перва  группа информационных выходов которого соединена с информационными входами коммутатора 4 первого операнда, выход которого соединен с входом мажоритарного бл.ока 6 первого операнда, первым межканальным выходом 19 ис п тым информационным входом коммутатора 10 контролируемых блоков, а втора  группа информационных выходов блока 3 регистров соединена с информационными входами коммуйдтора 5 второго операнда, выход кото1к гр св зан с входом мажоритарного блока 7 второго операнда, с вторым межканальным выходом 20, с вторым информационным входом блока 16 коммутаторов управл ющих сигналов и с вторым информационным входом коммутатора 10 контролируемых блоков, четвертый информационный вход которого соединен с адресным выходом блока 3 регистров, с входом мажоритарного блока 9 адреса и с третьим межканальным выходом 21, а адресный выход 22 системы св зан с выходами мажоритарного блока 9 адреса . Первый информационный вход коммутатора 10 контролируемых блоков св зан с четвертым межканальным выходом 23, с выходом блока 11 управлени  и с входом мажоритарного блока 8 микроопераций, выход которого св зан с управл ющими входами арифметико-логического блока 1, коммутатора 2 результатов арифметико-логического блока, блока 3.регистров, коммутатора 4 первого операнда, коммутатора 5 второго операнда и с кодовым входом блока 16 коммутаторов управл ющих сигналов, третий управл ющий выход которого соедин етс  с управл ющим входом коммутатора 10 контролируемых блоков, выход которого соединен с вторым информационным выходом 24 системы, с п тым межканальным вы71 ходом 25 и с вторым информационным входом первого блока 13 сравнени , первый информационный вход которого св зан с межканальным входом 26 срав ниваемой информации, а выход -.с информационным входом буферного регист ра 14 фиксации отказов, синхронизирующий вход которого согдинен с П -м выходом блока 12 синхронизации и с М-м входом блока 11 управлени , инфо мационный вход которого соединен с вторым информационным входом блока 3 регистров и с первым информационным входом 27 системы. Вход пуска блока 12 синхронизации соединен с входом 28 пуска системы. Вход остано ва блока 12 синхронизации соединен с входом 29 поциклового режима системы , управл ющий выход блока 12 синхронизации соединен с управл ющим входом блока 16 коммутаторов управл ющих сигналов,.а п выходов - с п входами блока 11 управлени , причем (п-1)-й выход блока 12 синхронизации соединен с тактирующим входом пёрвого элемента И 15, у которого первый и второй управл ю1дае входы соединены соответственно с первым и вторым управл ю1щми выходами блока 16 коммутаторов управл ющих сигналов, у которого , первый информационный вход соединен с вторым информационным вхо дом 30 системы, второй информационный вход - с выходом коммутатора 5 второго операнда, индикационный вход с третьим информационным входом 31 системы, а третий информационный выход 32 системы соединен с выходом накапливающего регистра 17 фиксации отказов, синхронизирующий вход которого соединен с выходом первого элемента И 15, а информационный вход с выходом буферного регистра 14 фиксации отказов. В трехканальной мажоритарно-резер вированной системе (фиг. 2) п тый межканальный выход 25,  вл ющийс  вы ходом коммутатора 10 контролируемых блоков в каждом канале, соединен с межканальным входом 26 сравниваемой информации последующего канала. Каждый из межканальных выходов 19, 20, 23 и 21,  вл ющихс  входами соответствующих мажоритарных блоков 6-9 в каждом канале, соединен соответственно с входами двух других соседних каналов, т.е. первый межканальный вы ход 19 соединен с первым межканаль6 ным входом 33 первого операнда одного канала и с вторым межканальным входом 34 первого операнда другого канала, второй межканальный выход 20 - с первым межканальным входом 35 второго операнда одного канала и с вторым межканальным входом 36 второго операнда другого канала, четвёртый межканальный выход 23 - с первым межканальным входом 37 микроопераций одного канала и с вторым межканальным входом 38 микроопераций другого канала , а третий межканальный выход 21 с первым межканальным входом 39 адреса одного канала и с вторым межканальным входом 40 адреса другого канала . Блок 3 регистров (фиг. 3) каждого канала трехканальной мажоритарно-резервированной системы содержит регистр 41 адреса числа, приемный регистр 42, регистры 43 общего назначени  POH1-POHN, причем POHN  вл етс  одновременно регистром адреса команды , счетчик 44 команд и коммутатор 45 адреса. Второй информационный вход блока 3 регистров соединен с вторым информационным входом регистра 41 адреса числа и вторым информационным входом приемного регистра 42. Первый информационный вход блока 3 регистров соединен с первыми информационными входами регистра 41 адреса числа, приемного регистра 42 и информационными бход ми регистров 43 общего назначени , т.е. POH1-POHN. Причем выход POHN 43 соединен с входом счетчика 44 команд, выход которого соединен с вторым информационным входом POHN 43. Выход приемного регистра 42 и выходы регистров 43 общего назначени  соединены с первой группой информационных выходов и с второй группой информационных выходов блока 3 регистров . Выход регистра адреса команд POHN 43 соединен с первым информационным входом коммутатора 45 адреса, второй информационный вход которого подключен к выходу регистра 41 адреса числа, а в-ыход - к адресному выходу блока 3 регистров, управл ющий вход которого подключен к управл ющим входам регистра 41 адреса числа , приемного регистра 42, каждого из N универсальных регистров 43 и коммутатора 45 адреса. Кроме того, к входу младшего разр да счетчика 44 команд подключена щина потенциала логической единицы, т.е. +1. Блок 12 синхронизации (фиг. 4) каждого канала трехканальной мажоритарно-резервированной вычислительной системы содержит асинхронный триггер 46, второй элемент И 47, синхронный триггер 48, третий элемент И 49 и кольцевой регистр 50 сдвига. Вход пуска блока 12 синхронизации соедине с единичным входом асинхронного триг гера 46, а вход останова блока 12 синхронизации соединен с управл ющим входом второго элемента И 47, выход которого соединен с нулевым входом асинхронного триггера 46, выход кото рого подключен к информационному вхо ду синхронного триггера 48, выход которого соединен с управл ющим входом третьего элемента И 49- и с управ л ющим выходом блока 12 синхронизации . Тактирующий вход третьего элемента И 49 и синхронизирующий вход синхронного триггера 48 соединены с шиной тактовой частоты. Выход третье го элемента И 49 соединен с синхрони зирующим входом кольцевого регистра 50сдвига, и выходов которого соеди нены СП выходами блока 12 синхронизации , причем П-и его выход соединен в том числе с тактирующим входом вто рого элемента .И 47 и с информационны входом кольцевого регистра 50 сдвига Блок 16 коммутаторов управл ющих сигналов (фиг. 5) содержит регистр 51управлени , элемент ИЛИ 52, второ блок 53 сравнени , коммутатор 54 результатов сравнени  и коммутатор 55 управлени  контролем. Первый информа ционный вход блока 16 коммутаторов управл ющих сигналов подключен к пер вому информационному входу регистра 51 управлени , а второй информационный вход блока 16 - к второму информационному входу регистра 51 управлени , первый разр д которого подклю чен к второму управл ющему выходу блока 16, а второй разр д регистра 51 управлени  соединен с первым входом элемента ИЛИ 52. Перва  группа выходов регистра 51 управлени  соединена с первым кодовым входом второ го блока 53 сравнени , к второму кодовому входу которого подключен кодовый вход блока 16. Выходы второго блока 53 сравнени  соединены с инфор мационными входами коммутатора 54 результатов сравнени , выход которог соединен с вторым входом элемента ИЛИ 52, выход которого соединен с первым управл ющим пьгходом блока 16. Выходы второй группы разр дов регистра 51 управлени  подключены к управл ющему входу коммутатора 54 результатов сравнени  и к первому информационному входу коммутатора 55 управлени  контролем, второй информационный вход которого соединен с индикационным входом блока 16, управл ющий вход которого соединен с управл ющим входом коммутатора 55 управлени  контролем, а третий управл ющий выход блока 16 соединен с выходом коммутатора 55 управлени  контролем. Работу трехканальной мажоритарнорезервированной системы рассмотрим, начина  с работы блока 12 синхронизации (фиг. 4). Синхронизаци  работы функциональных блоков системы осуществл етс  путем формировани  тактовых импульсов, поступающих с выходов кольцевого регистра 50 при продвижении в нем единичного сигнала от первого до последнего П -го разр да, что и  вл етс  циклом работы системы. Триггеры 46 и 48 и элементы И 47 и 49позвол ют организовать автоматический или поцикловый режим работы системы. В исходном состо нии асинхронный триггер 46 находитс  в нулевом состо нии. На кольцевом регистре 50первый разр д находитс  в единичном состо нии, а остальные разр ды в нулевом. По сигналу Пуск, поступающему на единичный вход асинхронного триггера 46, он устанавливаетс  в единичное состо ние, т.е. на информационном входе синхронного триггера -48 присутствует сигнал, по которому при поступлении на его синхронизирующий вход тактовой частоты синхронный триггер 48 устанавливаетс  в единичное состо ние. Этот потенциал  вл етс  разрешающим дл  работы элемента И 49, а также настраивает коммутатор 55 управлени  контролем (фиг. 5) на пропускание информации с второй группы выходов регистра 51 управлени  на первый управл кщий выход блока 16. С частотой и последовательностью тактов, поступающих на тактирующий вход элемента И 49, на синхронизирующем входе кольцевого регистра 50 сдвига по вл ютс  синхронизирующие сигналы, по которым происходит сдвиг единичного сигнала первого разр да и с его выходов последовательно вьщаютс  м синхронизирующих импульсов, которые поступают на соответствующие п выходов блока 12 синхронизации. При этом непрерывность выработки серий синхроимпульсов обеспечиваетс  соединением выхо да последнего И-го разр да кольцево го регистра 50 сдвига с его информа ционным входом и подачей на синхронизирующий вход регистра 50 сдвига синхросигналов с выхода третьего элемента И 49, При подаче сигнала на вход 29 по циклового режима работы системы, он поступает на управл ющий вход второ го элемента И 47. Поэтому в момент по влени  единичного сигнала на выходе (1 -го разр да кольцевого регист ра 50 сдвига, на нулевом входе синх ронного триггера 46 вырабатываетс  сигнал, который устанавливает триггер 46 в нуль. По первому тактовому импульсу, последующему после устано ки в нуль триггера 46, устанавливаетс  в нуль синхронный триггер 48 и запрещает вьщачу на выход элемента И 49 синхросигналов. В этом случае, выполнив один цикл работы, т.е. выдав серию из п синхроимпульсов, регистр 50 сдвига установитс  в исходное состо ние - единица в первом разр де и нули в остальных. Таким образом, при наличии сигнала на входе 29 системы и при подаче сигнала Пуск на вход 28 пуска системы пройдет один цикл работы системы, т.е. продвижение на кольцевом регист ре 50 сдвига единичного сигнала с первого до последнего разр да и установка его в исходное состо ние, т.е. реализуетс  один цикл поциклового режима работы системы. Рассмотрим работу трехканальной мажоритарно-резервированной системы при основном ее функционировании в . автоматическом режиме без фиксировани  отказов в накапливающем регистре 17 фиксации отказов. Этот режим осуществл етс  при отсутствии разрещающего потенциала на первом управл ющем входе первого элемента И 15, т.е.нулевом состо нии первого разр да регистра 51 управлени  в блоке 16 коммутаторов управл ющих сигналов (фиг. 1 и 5). Причем состо ние остал ных разр дов регистра 51 управлени  в этом случае безразлично. При выполнении какой либо-команды (из списка команд системы), например В режиме регистр-регистр, первый операнд с выхода i-ro регистра 43, номер которого определ етс  полем R1 рекущего командного слова, поступает через первую группу информационных выходов блока 3 регистров и коммутатор 4 первого операнда на вход мажоритарного блока 6 первого операнда и на п тый информационный вход комму- . татора 10 контролируемых блоков своего канала и через межканальные выходы 19 на межканальные входы 33 и 34 соседних каналов системы. Второй операнд с выхода j-ro регистра 43, номер которого в режиме регистр-регистр определ етс  полем R2 этого же командного слова, поступает через вторую группу информационных выходов блока 3 регистров и коммутатор 5 второго операнда на вход мажоритарного блока 7, второго операнда, на второй информационный вход блока 16 коммутаторов управл ющих сигналов, на второй информационный вход коммутатора 10 контролируемых блоков и через межканальные выходы 20 на межканальные входы 35 и 36 соседних каналов системы . Режим пам ть-регистр отличаетс  от режима регистр-регистр тем, что второй операнд через первый информационный вход 27 системы и второй информационный вход блока 3 регистров поступает на второй информационный вход приемного регистра 42 из  чейки ЗУ, адрес которой был сформирован на регистре 41 адреса числа и выдан в ЗУ через коммутатор 45 адреса, адресный выход блока 3 регистров на вход мажоритарного блока 9 адреса, четвертый информационный вход коммутатора 10 контролируемых блоков своего канала и через межканальные выходы 21 адреса на межканапьные входы 39 и 40 адреса соседних каналов системы. Таким образом, мажоритарный адрес вьщаетс  в ЗУ из каналов системы через адресные выходы 22. В этом случае второй операнд поступает на инормационные входы коммутатора 5 втоого операнда из приемного регистра 42 блока 3 регистров. Мажоритированна  информаци , т.е. первый и второй перанды, поступает на первый и втоой информационные входы арифметикоогического блока 1. Результат операии с выходов арифметико-логического лока 1 через коммутатор 2 результатов арифметико-логического блока поступает на третий информационньш вхо коммутатора 10 контролируемых блоков и на первый информационный вход блока 3 регистров, т.е. на один из его регистров 43 общего назначени . Если в выполн емой команде не был сформирован условный или безусловный переход к выполнению k-й команды, адрес следующей команды формируетс  прибав лением 1 в счетчике 44 команды и отсылаетс  снова в регистр общего назначени  РОНЫ 43,  вл ющийс  одновременно регистром адреса команд, а из него через коммутатор 45 адреса на адресный выход блока 3 регистров Новое командное слово поступает из ЗУ через первый информационный вход 27 системы в блок 11 управлени . Рас шифровав командное слово согласно 4 блок 11 управлени  с помощью блока 12 синхронизации вырабатывает последовательно необходимые дл  выполнени этой команды микрооперации, которые поступают на первый информационный вход коммутатора 10 контролируемых блоков, на вход мажоритарного блока 8 своего канала и через межканальные выходы 23 микроопераций на межканаль ные входы 37 и 38 микроопераций соседних каналов системы. Мажоритированные микрооперации поступают на управл ющие входы всех функциональных блоков системы с выходом мажоритарных блоков 8 микроопераций. Таким образом, на информационных входах коммутатора 10 контролируемых блоков за врем  выполнени  любой команды присутствуют все вырабатываемые микрооперации и вс  участвующа  в работе информаци , т.е. информаци  всех функциональных узлов. Управл ет коммутатором 10 контролируемых блоков блок 16 коммутаторов управл ющих сигналов. Дл  работы в режиме фиксировани  отказов на программно-доступный регистр 51 управлени  блока 16 коммутаторов управл ющих .сигналов (фиг.5 через второй инфорг:1ационный вход по программе или через первый информационный вход блока 16 с второго информационного входа 30 системы посылаетс  код, в котором единица в первом разр де регистра 51 управлени , выход которого поступает на первый управл ющий вход злемента И 15, разрешает рр-жим фиксировани  отказов. Выходы второй группы разр дов регистра 51 управлени , передаваемые на третий управл ющий выход блока 16 через коммутатор 55 управлени  контролем , настраиваемый на данную передачу единичным сигналом с управл ющего выхода блока 12 синхронизации, управл ют коммутатором 10 контролируемых блоков. Таким образом на выход коммутатора 10 контролируемых блоков передаетс  информаци  с выходов соответствующего блока, выбор которого осуществл етс  соответствующим кодом второй группы разр дов регистра 51 управлени . С выхода коммутатора 10 контролируемых блоков информаци  подаетс  на второй информационный вход первого блока 13 сравнени  своего канала и через п тый межканальньй выход 25 на первый информационный вход первого блока 13 сравнени  последующего канала, а на первый информационный вход первого блока 13 сравнени  своего канала через межканальный вход 26 сравниваемой информации поступает информаци  с выхода коммутатора 10 Контролируемых блоков предыдущего канала. Йа первом блоке 13 сравнени  производитс  поразр дное сравнение информации двух каналов, и результат сравнени  (несравнение при браке) по заднему фронту синхросигнала с -го выхода блока 12 синхронизации запоминаетс  на врем  одного цикла в буферном регистре 14 фиксации отказов. В следующем цикле работы блока 12 синхронизации по его (п-1)му такту, поступающему на тактирующий вход злемента И 15, вырабатываетс  синхросигнал , разрешающий перезапись содержимого буферного регистра 14 фиксации отказов в накапливающей регистр 17 фиксации отказов. Содержимое накапливающего регистра 17 фиксации отказов через третий информационный выход 32 системы поступает дл  обработки в испытательную аппаратуру. Поскольку на вход коммутатора 10 контролируемых блоков может быть подключена люба  магистраль, пропускающа  в разное врем  инфор мацию различных регистров или разных выходов какого-либо функционального блока, то выбор конкретного регистра или узла на контролируемой магистрали опреде етс  состо нием первой группы разр дов регистра 51 управлени  при нулевом значении второго разр да этого же регистра 51, который подключен иа первый вход элемента ИЛИ 52. Моментом времени, определ ющим присутствие контролируемого регистра или соответствующего узла блока на выходе магистрали,служит по вление на втором кодовом входе втгрого блока 53 сравнени  микрооперации, по которой информаци  заданного регистра или узла блока пропускаетс  через контролируемую магистраль. Т.е. на выходе элемента ИЛИ 52 будет разрешаюпщй потенциал только во врем  при сутстви  этой микрооперации. Единичное состо ние второго разр да регист ра 51 управлени  запрещает селектирование контролируемой магистрали, т.е. на выходе элемента ИЛИ 52 все врем  присутствует разрешающий потен циал дл  срабатывани  по п-му такту из блока 12 синхронизации первого элемента И 15, таким образом производитс  так называемое интегральное обнаружение любого отказа. Таким образом, работа в режиме фиксировани  отказов заключаетс  в том, что после приведени  системы в исходное состо ние накапливающий регистр 17 фиксации отказов устанавливаетс  в нулевое состо ние, а на регистр 51 управлени  блока 16 коммутаторов управл юпцсс сигналов из второго информационного входа 30 сис темы или по программе с выхода комму татора 5 второго операнда записывает с  код, в котором единица в первом разр де разрешает режим фиксировани  отказов, т.е. на первом управл ющем входе первого элемента И 15 устанавливаетс  разрешающий потенциал. Разр ды второй группы, управл ющи через коммутатор 55 управлени  контролем коммутатором 10 контролируемых блоков, устанавливаютс  в состо ние, по которому на выход коммутатора 10 контролируемых блоков пропускаетс  информаци  с выхода какого-либо блока , например с выхода коммутатора 4 первого операнда. При необходимости селектировани  информации по этому входу разр ды первой группы регистра 51 управлени  устанавливаютс  в соот ветствующее состо ние, а второй разр д регистра 51 управлени  устанавли ваетс  в нулевое состо ние. Если при выполнении программы в каком-либо канале системы происходит отказ, на выходе первого блока 13 сравнени  этого и предшествующего каналов системы происходит выдача сигналов несравнени  информации. По последнему ц-му синхросигналу цикла выполнени  команды, при выполнении которой происходит отказ, единица несравнени  записываетс  в соответствующий разр д буферного регистра 4 фиксации отказов, а в следующем цикле по (п-1)-му синхросигналу блока 12 синхронизации информаци  об отказе из буферного регистра 14 фиксации отказов переписываетс  в накапливающий регистр 17 фиксации отказов . Состо ние накапливающего регистра 17 фиксации отказов поступает в пульт, в котором при наличии единицы несравнени  в любом разр де формируетс  сигнал поцикловый, который по входу 29 останова поступает в систему и в блок 12 синхронизации. Происходит останов программы и оператор с пульта через третий информационный вход 31 системы, с помощью коммутатора 55 управлени  контролем в блоке 16 коммутаторов управл ющих сигналов, управл   коммутатором 10 контролируемых блоков, определ ет адрес и команду, при выполнении которой происходит отказ. Выполнив повторно эту команду в поцикловом режиме , оператор с помощью коммутатора 10 контролируемых блоков может просто определить неисправный узел, в большинстве случаев с точностью до элемента. Кроме того, этот режим, может примен тьс  не только при поиске и локализации неисправности, но и при отладках программ. Как показали результаты испытаний трехканальна  мажоритарно-резервированна  система по сравнению с известной позволила на 15% увеличить быстродействие и в 2-3 раза сократить врем  поиска и локализации отказавшего элемента или узла, что увеличивало долзо времени эксплуатации по отношению ко времени непроизводительных затрат при ремонте, возможность выполнени  тестов программы в поциковом режиме с достаточно полной инормацией о состо нии регистров и отдельных узлов, вьщаваемой при этом в испытательную аппаратуру, позволио айтоматизировать диагностику отказов трехканальной мажоритарно-резервированной системы.

Фиг. 2

фг/г.

55

7i 7 V

310-фигЛ

30 О

f f

-16

51

f N

Claims (3)

1. ТРЕХКАНАЛЬНАЯ МАЖОРИТАРНО- . РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая в каждом канале первый элемент И, первый и второй входы которого соединены соответственно с первым и вторым управляющими выходами блока коммутаторов управляющих сигналов, третий управляющий выход которого соединен с управляющим входом коммутатора контролируемых блоков, выход которого соединен с первым входом первого блока сравнения предыдущего канала и с вторым входом первого блока сравнения своего канала, выход блока управления соединен с первым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков микроопераций своего и соседних каналов, выход каждого из которых соединен в данном канале с кодовым входом блока -коммутаторов управляющих сигналов, управляющим входом арифметико-логического блока, управляющими входами коммута тора результатов, коммутаторов первого и второго операндов и с управляющим входом блока регистров, вторая группа информационных выходов которого соединена с информационными входа ми коммутатора второго операнда, выход которого соединен с вторым информационным входом коммутатора контро- . лируемых блоков и с соответствующими входами мажоритарных блоков вто рого операнда каждого канала, выход каждого из которых соединен с вторым информационным входом арифметико-логического блока, выходы которого соединены с информационными входами коммутатора результатов, выход которого соединен с первым информационным входом блока регистров и с третьим информационным входом коммутатора контролируемых блоков, четвертый информационный вход которого соединен с соответствующими входами мажоритарных блоков адреса каждого канала и с адресным выходом блока регистров, первая группа информационных выходов которого соединена с информационными входами коммутатора первого операнда, выход которого соединен с пятым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков первого операнда каждого из каналов, выход каждого из которых соединен с первым информационным входом арифметико-логического блока, отличающаяся тем, что, с целью повышения быстродействия и сокращения времени восстановления работоспособ- ности системы при отказах, она содержит буферный регистр фиксации отказов и блок синхронизации, информационные выходы которого соединены с соответствующими синхровходами блока управления и с синхровходом буферного регистра фиксации отказов, информационный вход которого соединен с выходом первого блока сравнения, а первый информационный вход системы соединен с вторым информационным входом блока регистров и с информационным входом блока управления, первый информационный выход системы соединен с выходом мажоритарного блока первого операнда, выход буферного регистра фиксации отказов соединен с информационным входом накапливающего регистра фиксации отказов, синхронизирующий вход которого соединен с выходом первого эле- мента И, третий вход которого соединен с соответствующим синхровыходом блока синхронизации, вход пуска которого соединен с входом пуска системы, вход останова - с входом поциклового режима системы, а управляющий выход - с управляющим входом блока коммутаторов управляющих сигналов, первый информационный вход которого соединен с вторым информационным входом системы, второй информационный вход блока коммутаторов управляющих сигналов соединен с выходом коммутатора второго операнда, а вход индикации блока коммутаторов управляющих сигналов соединен с третьим информационным входом системы, второй информационный выход которой соединен с выходом коммутатора контролируемых блоков, причем третий выход системы соединен с выходом.накапливающего регистра фиксации отказов, а адресный выход системы соединен с выходом мажоритарного адреса.
2. 2. Система поп. 1, о т л и чающая с я тем, что блок коммутаторов управляющих сигналов содержит регистр управления, второй блок сравнения, коммутатор результатов сравнения , коммутатор управления контролем и элемент ИЛИ, выход которого соединен с первым управляющим выходом блока, второй управляющий выход которого соединен с выходом первого разряда регистра управления, выход второго разряда которого соединен с первым входом элемента ИЛИ, второй вход ко торого соединен с выходом коммутатора результатов сравнения, первый кодовый вход второго блока сравнения соединен с выходами первой группы разрядов регистра управления, первый и второй информационные входы которого соединены соответственно с первым и вторым информационными входами блока, а выходы второй группы разрядов регистра управления соединены с управляющим входом коммутатора результатов сравнения и с первым информационным входом коммутатора управления контролем, второй информационный вход которого соединен с входом индикации блока, управляющий вход которого соединен с управляющим входом коммутатора управления контролем, выход которого соединен с третьим управляющим выходом блока, кодовый вход которого соединен с вторым кодовым входом второго блока сравнения, выходы которого являются информационными входами коммутатора результатов сравнения.
3. 3. Система поп. 1, о т л и чающая с я тем, что блок синхронизации содержит кольцевой регистр сдвига, второй и третий элементы И, синхронный триггер и асинхронный триггер, единичный вход которого соединен с входом пуска блока, вход останова которого соединен с управляющим входом второго элемента И, выход которого соединен с нулевым входом асинхронного триггера, выход которого соединен с информационным входом синхронного триггера, выход которого соединен с управляющим выходом блока и с управляющим входом третьего элемента И, тактирующий вход которого соединен с шиной тактовой частоты и с синхронизирующим входом синхронного триггера, а выход третьего элемента И соединен с синхронизирующим входом кольцевого регистра сдвига, η выходов которого соединены с η выходами блока, причем выход η-го разряда кольцевого регистра соединен с тактирующим входом второго элемента И и с информационным входом кольцевого регистра сдвига.

   ι 1104696 1