SU1109073A3 - Устройство дл контрол синхросигналов - Google Patents
Устройство дл контрол синхросигналов Download PDFInfo
- Publication number
- SU1109073A3 SU1109073A3 SU762404801A SU2404801A SU1109073A3 SU 1109073 A3 SU1109073 A3 SU 1109073A3 SU 762404801 A SU762404801 A SU 762404801A SU 2404801 A SU2404801 A SU 2404801A SU 1109073 A3 SU1109073 A3 SU 1109073A3
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- output
- register
- control
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/003—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation in serial memories
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Selective Calling Equipment (AREA)
- Tests Of Electronic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Alarm Systems (AREA)
Abstract
УСТРОЙСТВО ДПЯ КОНТРОЛЯ СИНХРОСИГНАЛОВ, содержащее группу регистров, информационные входы каждого из которых соединены с информационными выходами предьщущего, информационные входы первого регистра , группы вл ютс информационными входами устройства, а лиформационные вы;ходы последнего регистра группы вл ютс выходами устройства, первый вход контрольного разр да каждого ре .гистра группы соединен с выходом соответствующего формировател синхросигналов , входы формирователей синхросигналов соединены с выходами генератора синхросигналов, отличающеес тем, что, с целью повыщени надежности контрол , в него введены генератор импульсов сдвига, . компаратор и блок индикации, причем выход и первый вход компаратора соединены соответственно с входом и первым выходом генератора импульсов сдвига, второй выход которого соединен с вторым входом контрольного разр да первого регистра группы, выход контрольного разр да каждого регистра группы соединен с вторым входом конW трольного разр да следующего регистра , а выход контрольного разр да последне .го регистра группы соединен с вторым входом компаратора, группа выходов которого соединена с группой входов блока индикации, выходы контрольных разр дов регистров группы соединены с группой выходов компасо о оо ратора.
Description
Изобретение относитс к устройству дл контрол синхросигналов в цифровой информационной системе, .имеющей один или несколько регистров, через которое синхросигналы последователь- s но продвигают информацию.
Известно устройство дл проверки соединений в коммутаторах цифровой информации. Тест выполн етс сразу после включени и содержит посылку 10 Специальной комбинации или любой комбинации данных с неправильной четностью через коммутатор. На соответствующем выходе коммутатора провер етс прин та ли проверочна комби- 15 наци слов или комбинаци с нарушенной четностью. Неудача при проверке соединений обычно означает отсутстаие правильной установки цепи через
коммутатор С13.20
Наиболее близким к данному техническим решением вл етс устройство дл контрол генератора синхросигналов , содержащее схемы с одним устойчивым состо нием, св занные с каж-25 дьм буферным выходом генератора синг хросигналов на каждой печатной плате в цифровой системе. Причем каждый из генераторов синхросигналов, питающий регистр на плате через буферную схе- зо му, питает также схему с одним устойчивым состо нием. Схема с одним устойчивым состо нием работает таким образом, что если на нее не поступ т синхросигналы в течение конкретного ,, промежутка времени, то она опрокинетс в свое устойчивое состо ние и вьфаботает метку (указатель) нег исправности. Эти метки затем можно просматривать обычным образом с по- о мощью местного процесса. Следовательно , осуществл етс быстра индикаци типа неисправности и ее местонахождение . Эта система очень хорошо осуществл ет быструю диагностику неисправ- 5 ностей синхросигналов и вы вл ет конкретное местоположение неисправности. Устройство содержит распределитель импульсов, использующий вентили И мультивибраторы дл каждого синхро- ,« сигнала дл контрол неисправностей 23.
Однако эти известные устройства меют р д недостатков.
Неудача проверки соединений мо- 55. ет быть вызвана множеством типов несправностей , включа неисправность генератора Синхросигналов. Трудно установить тип неисправности и ее местоположение .
До обнаружени неисправности может пройти много времени, так как чатота повторени проверки соединени зависит от количества проход щей информации . Очевидно, этот тест может производитьс с частотой, не завис щей от количества проход щей информации , но это может вызвать перегрузку процессора. ;
Недостатком известных устройств вл етс низка надежность контрол .
Цель изобретени - повышение надежности контрол .
Поставленна цель достигаетс тем что в известное устройство дл контрол синхросигналов, содержащее группу регистров, информационные входы каждого из которых соединены с информационными выходами предыдущего , информационные входы первого регистра группы вл ютс информационными входами устройства, а информационные выходы последнего регистра группы вл ютс выходами устройства , первый вход контрольного разр да каждого регистра группы соединен с выходом соответствующего формировател синхросигналов, входы формирователей синхросигналов соединены с выходами генератора синхросигналов, введены генератор импульсов сдвига, компаратор и блок индикации, причем выход и первый вход компаратора соединены соответственно с входом и первым выходом генератора импульсов сдвига, второй выход которого соединен с вторым входом контрольного, разр да первого регистра группы, выход контрольного разр да каждого регистра группы соединен со вторым входом контрольного разр да следующего регистра, а выход контрольного разр да последнего регистра группы соединен со вторым входом компаратора , группа выходов которого соединена с. группой входов блока индикации , выходы контрольных разр дов регистров группы соединены с группой входов компаратора,
В данном Изобретении контрольный разр д синхронизации продвигаетс через разр ды контрол , каждый из которых св зан с регистром, а все вместе образуют контрольную цепочку, управл емую контрольными синхросигналами , так что отсутствие одного или
нескольких синхронизирующих сигналов преп тствует продвижению контрольного разр да синхронизации до конца контрольной цепочки, а после прохождени контрольного разр да синхронизации через контрольную цепочку провер етс , прошел контрольный разр д через эту контрольную цепочку или нет.
На чертеже изображена блок-схема устройства дл контрол синхросигналов , реализованного на печатной плате .
Печатна плата 1 содержит группу регистров 2, через которые данные, проход щие по входным лини м, продвигаютс к вьгходньм лини м, в каждом регистре 2 на каждый синхронизирующий вход 3-6 обеспечиваетс подача-отдельного синхросигнала. Каждый синхросигнал подаетс на соответствую1Щ1й регистр 2 через индивидуальный формирователь 7 синхросигналов. Кроме того, устройство содержит генератор 8 импульсов сдвига, выход 9, управл ющий выход 10, компаратор 11, выход 12 контрольного сигнала, контрольный разр д 13 регистра 2, генератор 14 синхросигналов, блок 15 индикации, выходы контрольных разр дов 16, 17 и 18.
В большинстве случаев регистры, из которых выполн ютс многократно синхронизируемые регистры 2, не предусматривают точное количество разр дов , которые желательно синхронизировать , и поэтому в многократно синхронизируемых регистрах существуют запасные разр ды. Хот необходимо . учитывать, что не всегда могут быть в наличии запасные разр ды и в некоторых случа х дл реализации изобретени может оказатьс необходимым проектировать регистры 2 с избыточностью дл обеспечени дополнитель ного разр да. Возможно также реализовать изобретение с помощью триггера , выполненного независимо от регистра и управл емого контролируемой
последовательностью синхросигналов.
I .
В данном изобретении главное введение генератора импульсов сдвига 8 на плате 1, обеспечивающего подачу контрольного разр да синхронизации на выход 9. Генератор импульсов сдвига 8 управл етс управл ющим сигналом с выхода 10 от местного процессора , включающего компаратор 11, который (компаратор 11) имеет второй выход, св занный со входом блока индикации 15. Контрольный сигнал синхронизации с выхода 9 может подключатьс ко всем регистрам 2, как показанд на схеме, и может по витьс на выходе платы 12. Каждый регистр 2 содержит разр д 13, который может состо ть из одного из разр дов регистра , на один из входов которого подаетс контрольный сигнал. При приеме сигнала от генератора синхросигналов 14, подсоединенного к регистру , осуществл етс установка разр да контрол и посылка контрольного сигнала в следующий регистр. Этот процесс непрерывно осуществл етс по всей группе регистров.
Работа происходит следующим образом .
Местный процессор управл ет генератором импульсов сдвига 8 так, чтобы установить его выход в состо ние логической 11 Если нет неисправности
генератора синхросигналов 14, то этот разр д пройдет через плату 1 и все остальные платы. Местный процессор
выдел ет промежуток времени, достаточный дл прохождени контрольного
разр да синхронизации через платы, затем анализирует этот разр д на выходе последней синхронизирующей ступени последней платы посредством сравнени в компараторе 11 прин того
контрольного разр да и контрольного разр да, посланного от генератора 8 импульсов сдвига. Если разр д представл ет собой логическую 1, то дл местного процессора это означает,
что присутствовали все фазы синхросигналов . Затем местный процессор устанавливает выход генератора импульсов сдвига в состо ние О и провер ёт/правильность прохождени нул
через все платы. Этот процесс непрерывно повтор етс . .Если контрольный . разр д синхронизации не прошел через цлаты, то тогда местный процессор может проверить состо ние разр да на
выходе каждой платы, например, посредством подключенного блока индикации 15, тем самым позйол осуществить локализацию неисправности на конкретной плате. Считают, что достаточно установить местонахождение неисправиой штаты. Данное устройство позвол ет определить местонахождение конкретной фазы синхросигналов на $1 конкретной плате. Необходимо отметить , что обычный поток информации, проход щий через регистры, контролируетс обычным образом, например; с помощью контрол по четности, независимо от описанного способа контрол синхронизирующих сигналов . Основное достоинство изобретени по сравнению е известным заключаетс в том, что оно обеспечивает надежный контроль синхронизирующих импульсов и при этом не требует столько дополнительных логических схем, сколько необходимо было дл реализации известных решений этой проблемы. (
Claims (1)
- УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СИНХРОСИГНАЛОВ, содержащее группу регистров, информационные входы каждого из которых соединены с информационными выходами предыдущего, информационные входы первого регистра группы являются информационными входами устройства, а информационные выходы последнего регистра группы являются выходами устройства, первый вход контрольного разряда каждого ре- гистра группы соединен с выходом соответствующего формирователя синхросигналов, входы формирователей синхросигналов соединены с выходами генератора синхросигналов, отличающееся тем, что, с целью повышения надежности контроля, в него введены генератор импульсов сдвига, . компаратор и блок индикации, причем выход и первый вход компаратора соединены соответственно с входом и первым выходом генератора импульсов сдвига, второй выход которого соединен с вторым входом контрольного разряда первого регистра группы, выход контрольного разряда каждого регистра g группы соединен с вторым входом кон- “ трольного разряда следующего регистра, а выход контрольного разряда последнего регистра группы соединен с вторым входом компаратора, группа выходов которого соединена с группой входов блока индикации, выходы контрольных разрядов регистров группы соединены с группой входов компаратора.SU w 1109073 >ί ;1 1109073 2
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AUPC336475 | 1975-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1109073A3 true SU1109073A3 (ru) | 1984-08-15 |
Family
ID=3766383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU762404801A SU1109073A3 (ru) | 1975-09-29 | 1976-09-29 | Устройство дл контрол синхросигналов |
Country Status (25)
| Country | Link |
|---|---|
| US (1) | US4081662A (ru) |
| JP (1) | JPS5930288B2 (ru) |
| AR (1) | AR212340A1 (ru) |
| BE (1) | BE846703A (ru) |
| BR (1) | BR7606344A (ru) |
| CA (1) | CA1074020A (ru) |
| CH (1) | CH607460A5 (ru) |
| CS (1) | CS251055B2 (ru) |
| DD (1) | DD126299A5 (ru) |
| DE (1) | DE2641700A1 (ru) |
| DK (1) | DK153605C (ru) |
| EG (1) | EG13396A (ru) |
| ES (1) | ES451922A1 (ru) |
| FI (1) | FI64474C (ru) |
| FR (1) | FR2326080A1 (ru) |
| GB (1) | GB1527167A (ru) |
| HU (1) | HU174136B (ru) |
| IN (1) | IN146507B (ru) |
| IT (1) | IT1072928B (ru) |
| MY (1) | MY8100229A (ru) |
| NL (1) | NL187136C (ru) |
| NO (1) | NO147199C (ru) |
| PL (1) | PL108782B1 (ru) |
| SU (1) | SU1109073A3 (ru) |
| YU (1) | YU37408B (ru) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4095045A (en) * | 1977-01-19 | 1978-06-13 | General Datacomm Industries, Inc. | Method and apparatus for signaling in a communication system |
| DE3317642A1 (de) * | 1982-05-21 | 1983-11-24 | International Computers Ltd., London | Datenverarbeitungseinrichtung |
| FR2553559B1 (fr) * | 1983-10-14 | 1988-10-14 | Citroen Sa | Controle du chargement de circuits integres du type registre serie parallele ayant un registre de chargement distinct des etages de sortie |
| US4542509A (en) * | 1983-10-31 | 1985-09-17 | International Business Machines Corporation | Fault testing a clock distribution network |
| US4653054A (en) * | 1985-04-12 | 1987-03-24 | Itt Corporation | Redundant clock combiner |
| US4800564A (en) * | 1986-09-29 | 1989-01-24 | International Business Machines Corporation | High performance clock system error detection and fault isolation |
| DE3784496T2 (de) * | 1987-06-11 | 1993-09-16 | Ibm | Taktgeneratorsystem. |
| DE8816680U1 (ru) * | 1988-02-18 | 1990-04-19 | Dr. Johannes Heidenhain Gmbh, 8225 Traunreut, De | |
| US5077739A (en) * | 1989-05-17 | 1991-12-31 | Unisys Corporation | Method for isolating failures of clear signals in instruction processors |
| DE19923231C1 (de) * | 1999-05-20 | 2001-01-11 | Beta Res Gmbh | Digitale Analysierung von Frequenzen bei Chipkarten |
| US9115870B2 (en) * | 2013-03-14 | 2015-08-25 | Cree, Inc. | LED lamp and hybrid reflector |
| US9897651B2 (en) * | 2016-03-03 | 2018-02-20 | Qualcomm Incorporated | Ultra-fast autonomous clock monitoring circuit for safe and secure automotive applications |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE197047C1 (ru) * | ||||
| US3056108A (en) * | 1959-06-30 | 1962-09-25 | Internat Bushiness Machines Co | Error check circuit |
| US3176269A (en) * | 1962-05-28 | 1965-03-30 | Ibm | Ring counter checking circuit |
| DE1537379C3 (de) * | 1967-09-22 | 1980-07-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Sicherheitsschaltung zum Durchführen logischer Verknüpfungen für binäre Schaltvariable und deren antivalente Schaltvariable |
| US3659088A (en) * | 1970-08-06 | 1972-04-25 | Cogar Corp | Method for indicating memory chip failure modes |
| US3805152A (en) * | 1971-08-04 | 1974-04-16 | Ibm | Recirculating testing methods and apparatus |
| US3815025A (en) * | 1971-10-18 | 1974-06-04 | Ibm | Large-scale integrated circuit testing structure |
| US3789205A (en) * | 1972-09-28 | 1974-01-29 | Ibm | Method of testing mosfet planar boards |
| US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
| US3961252A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
-
1976
- 1976-09-09 IN IN1665/CAL/76A patent/IN146507B/en unknown
- 1976-09-13 US US05/722,673 patent/US4081662A/en not_active Expired - Lifetime
- 1976-09-16 CA CA261,360A patent/CA1074020A/en not_active Expired
- 1976-09-16 DE DE19762641700 patent/DE2641700A1/de active Granted
- 1976-09-20 NL NLAANVRAGE7610427,A patent/NL187136C/xx not_active IP Right Cessation
- 1976-09-22 YU YU2324/76A patent/YU37408B/xx unknown
- 1976-09-22 FI FI762704A patent/FI64474C/sv not_active IP Right Cessation
- 1976-09-23 BR BR7606344A patent/BR7606344A/pt unknown
- 1976-09-24 GB GB39859/76A patent/GB1527167A/en not_active Expired
- 1976-09-27 DD DD195000A patent/DD126299A5/xx unknown
- 1976-09-27 CH CH1217876A patent/CH607460A5/xx not_active IP Right Cessation
- 1976-09-27 PL PL1976192689A patent/PL108782B1/pl unknown
- 1976-09-28 NO NO76763310A patent/NO147199C/no unknown
- 1976-09-28 JP JP51116470A patent/JPS5930288B2/ja not_active Expired
- 1976-09-28 ES ES451922A patent/ES451922A1/es not_active Expired
- 1976-09-28 AR AR264896A patent/AR212340A1/es active
- 1976-09-28 DK DK436276A patent/DK153605C/da not_active IP Right Cessation
- 1976-09-28 HU HU76EI701A patent/HU174136B/hu unknown
- 1976-09-28 FR FR7629130A patent/FR2326080A1/fr active Granted
- 1976-09-29 CS CS766293A patent/CS251055B2/cs unknown
- 1976-09-29 BE BE171039A patent/BE846703A/xx not_active IP Right Cessation
- 1976-09-29 SU SU762404801A patent/SU1109073A3/ru active
- 1976-09-29 IT IT7627776A patent/IT1072928B/it active
- 1976-09-29 EG EG596/76A patent/EG13396A/xx active
-
1981
- 1981-12-30 MY MY229/81A patent/MY8100229A/xx unknown
Non-Patent Citations (1)
| Title |
|---|
| 1. Патент US № 4048445, кл. 364/200, опублик. 1979. 2.ПатентСША 3056108,кл.340172.5, опублик. 1967 (прототип). 1 * |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1072928B (it) | 1985-04-13 |
| HU174136B (hu) | 1979-11-28 |
| DK153605B (da) | 1988-08-01 |
| CS251055B2 (en) | 1987-06-11 |
| DE2641700A1 (de) | 1977-04-07 |
| CA1074020A (en) | 1980-03-18 |
| US4081662A (en) | 1978-03-28 |
| DD126299A5 (ru) | 1977-07-06 |
| NL187136C (nl) | 1991-06-03 |
| FR2326080A1 (fr) | 1977-04-22 |
| NO147199B (no) | 1982-11-08 |
| BE846703A (fr) | 1977-01-17 |
| NO147199C (no) | 1983-02-16 |
| BR7606344A (pt) | 1977-05-31 |
| FI762704A (ru) | 1977-03-30 |
| DE2641700C2 (ru) | 1987-10-29 |
| EG13396A (en) | 1981-03-31 |
| FI64474C (fi) | 1983-11-10 |
| DK153605C (da) | 1988-12-19 |
| PL108782B1 (en) | 1980-04-30 |
| AR212340A1 (es) | 1978-06-30 |
| NO763310L (ru) | 1977-03-30 |
| DK436276A (da) | 1977-03-30 |
| NL187136B (nl) | 1991-01-02 |
| MY8100229A (en) | 1981-12-31 |
| FR2326080B1 (ru) | 1982-12-03 |
| YU37408B (en) | 1984-08-31 |
| JPS5243335A (en) | 1977-04-05 |
| JPS5930288B2 (ja) | 1984-07-26 |
| IN146507B (ru) | 1979-06-23 |
| YU232476A (en) | 1983-04-27 |
| GB1527167A (en) | 1978-10-04 |
| CH607460A5 (ru) | 1978-12-29 |
| NL7610427A (nl) | 1977-03-31 |
| FI64474B (fi) | 1983-07-29 |
| ES451922A1 (es) | 1977-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5640401A (en) | Communication circuit fault detector | |
| SU1109073A3 (ru) | Устройство дл контрол синхросигналов | |
| US4254492A (en) | Redundant clock system utilizing nonsynchronous oscillators | |
| US3564145A (en) | Serial loop data transmission system fault locator | |
| US4101732A (en) | Start and stop system | |
| US3056108A (en) | Error check circuit | |
| JPS60199247A (ja) | フレ−ムの同期方式 | |
| US3764987A (en) | Method of and apparatus for code detection | |
| SU742940A1 (ru) | Мажоритарно-резервированное устройство | |
| SU907838A2 (ru) | Устройство цикловой синхронизации | |
| SU1121795A1 (ru) | Резервированное устройство | |
| SU783994A2 (ru) | Резервированный счетчик импульсов | |
| SU1089762A1 (ru) | Резервированный счетчик импульсов | |
| SU1223232A1 (ru) | Устройство дл контрол двух импульсных последовательностей | |
| SU739537A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
| SU1443166A1 (ru) | Счетный элемент с контролем | |
| SU1042217A1 (ru) | Мажоритарно-резервированное устройство | |
| SU1348838A2 (ru) | Система дл контрол электронных устройств | |
| SU1104696A1 (ru) | Трехканальна мажоритарно-резервированна система | |
| SU957213A1 (ru) | Устройство дл анализа неисправностей ЭВМ | |
| SU1238278A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
| SU1368981A1 (ru) | Счетное устройство | |
| US4837783A (en) | Device for deriving a synchronizing signal | |
| SU1674114A1 (ru) | Генератор псевдослучайной последовательности чисел | |
| SU1471194A1 (ru) | Мультиплексор с контролем |