SU1315982A1 - Устройство тестового контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  и отладки тест-программы. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  корректировки тестовых программ в процессе контрол  цифрового блока, Устройство содержит блок пам ти, блок преобразовани  информации, узел коммутации , блок управлени ,  чейки контрол  . Помимо контрол  блоков, устройство позвол ет измен ть тест-программы , измен ть отдельные слова, . участки программ. 1 з.п. - ф-лы, 6 ил. 00 Сл х 00 ю

Description

11

Нзобретение относитс  к вычислительной технике и может быть использовано в аппаратуре тестового коЕчтро л  и диагностики цифровых блоковj в частности узлов ЭЦВМ, построенных на осгюве цифровых интегральных схем

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  возможности корректировки тестовых программ в процессе контрол  цифрового блока.

На фиг,1 приведена функциональна  схема устройства тестового контрол  цифровых блоков; на фиг,2 - функциональна  схема блока управлени ; rfa фиг.З - схема блока преобразовани  информации; на - схема блока приема; на фиг,5 - схема блока пам ти; на фиг,6 - схема формировател  стробирующих сигналов.

Устройство .(фиг„1) содержит блок преобразовани  информации, блок 2 па м тИэ блок 3 приема, узел 4 коммутации , блок 5 контрол , буферный блок 6 пам ти блок 7 управлени , формирователь 8 стробирующих сигналов, дешифратор 9 адреса,  чейки 10.1-lO.n контрол  (п число входов/выходов контролируемого цифрового блока)j контролируемый цифровой блок П, в каж,цую  чейку контрол  вход т триггер 12 информации, триггер 13 коммутации , элемент 4 сравнени , коммутатор 15,

Блок 7 управлени  (фи1 ,2) содер- }кит формирователи 16 и 17 импульса, м:S льтиплeкcopьi 18 - 20, демультиплек сорь 21 и 22 J генератор 23 тактовых 1-1Мпульсов5 схему 24 сравнени , счетчик 25 числа тестовьк наборов, дешифратор 26, блок 27 индикации, триггер 28 и 29, элементы И 30-34, элементы НЕ 35 и 36, элементы РШИ 37 и 38, пульт 39 задани  режимов контрол , которому принадлежит шина 40 задани  адреса теста, шины 41 задани  номера тестового набора5 тина 42 задани  адреса корректируемого з частка таста. входы 43.1, 43.2,, 44.1-44,4,, 45 задани  ренсимов работь ; вхо,ц 46 пуска.

Блок 1 преобразовани  информации (фнг.З) содержит триггер 47, элементы И 48 и 49, коммутаторы 50 и 51.

Блок 3 приема (фиг.4) содержит триггер 52, элемент И 53 и 54, регистры 55 и 56.

Блок 2 пам ти (фиг.5) содержит счетчик 57, формирователь 58 импз льса ОЗУ 59,

9822

Формирователь 8 стробирующих сигналов (фиг.б) содержит элементы И-НЕ 60-62, элементы И 63-65, триггер 66, В исходном состо нии триггер 47

(фиг.З) установлен в нулевое положение (цепь установки не показана). На вход 2 блока поступают шестнадцатиразр дные слова информации, первые восемь разр дов которых поступают на

первый коммутатор, вторые - на второй ,

С приходом синхронизирующих импульсов первый из них передает через первый коммутатор на выход первый

5 байт информации, а второй синхроимпульс черен второй коммутатор - второй байт информации.

В исходном состо нии триггер 52 (фиг.4) установлен в нулевое положе0 ние (цепи установки не показаны), На информационные входь регистров 55-и 56 поступает входной байт информации, на С-вход триггера и входы элементов И 53 и 54 поступают синхроим ) пульсьь Первый синхроимпульс проходит через открытый элемент И 54 и поступает на синхровход регистра 56, тем самым принима  в него первый байт информации. Этот же импульс не ,. ребрасывает триггер в противоположное состо ние, и второй сихроимпульс через открытый элемент И 53 поступает на синхровход регистра 55 и принимает в него второй байт информации. Далее информаци  с выходов регистров

поступает на выход блока в виде шестнадцатиразр дного слова, а с выхода элемента И 54 на выход блока поступает синхроимпульс.

В исходном состо нии счетчик 57 0 /, с л

(фиг.З.) установлен в нулевое состо ние и, следовательно, в ОЗУ выбираетс  нулева   чейка пам ти (цепи установки не показаны). При записи информации в ОЗУ на его информационные входы поступают шестнадцатиразр дные сшова, а по третьему входу - сигнал записи, разрешающий формирование сигнала записи по переднему фронту синхроимпульса , поступающего на второй вход блока пам ти,. По заднему фронту синхроимпульса счетчик увеличивает свое состо ние и тем самьпч обращаетс  к следующей  чейке ОЗУ,

Цри чтении информации с ОЗУ на вход формировател  поступает сигнал, запрещающий формирование сигнала, и на выход блока ОЗУ выдаютс  шестнадцатиразр дные слова

0

313

в исходном состо нии триггер 66 (фиг.6) установлен в нулевое положение (цепи установки не показаны) и элемент И 65 открыт дл  прохождени  сигнала Зап.О с выхода элемента И-НЕ 62. Сигналы информации и служебна  информаци  с первого входа формировател  поступают на элементы И-НЕ 60 и НбЗ. По приходу на второй вход формировател  синхросигнала либо на первом, либо на втором выходе формировател  в зависимости от входной информации формируетс  сигнал, Причем сигнал, поступающий на второй выход формировател , проходит также через открытый инверсным выходом триггера элемент И 65 на третий выход . После по влени  служебного сигнала триггер 65 перебрасываетс  в единичное состо ние и поступление сигналов с третьего выхода формировател  прекращаетс .

Устройство работает следующим образом .

Блок 5 контрол  св зан с контролируемым блоком 1, С помощью блока 7 управлени  через узел 4 запрашивают из блока 2 пам ти необходимую тест- программу, которую переписывак1Т в блок 6. Подключение к блоку 2 пам ти и блоку 3 приема производ т посредством узла 4 в пор дке поступлени  на него запросов. После записи тест- программы в блок 6 блок 5 контрол  работает автономно. Входна  и эталонна  тестова  информаци , считываема  с блока 6, записываетс  в  чейки 0 контрол . Запись производ т с помощью блока 7 управлени , формировател  8 сигналов и-дешифратора 9 адреса. При необходимости тестова  информаци , хран ща с  в блоке 6, может быть скорректирована и в исправленном виде записана в блок 2 пам ти.

Блок 2 пам ти имеет следующую - структуру. В каждой зоне пам ти хранитс  тест-программа дл  определенного типа цифрового блока. Тест-программа состоит из тест-наборов, каждый из которых содержит информацию об очередном тестовом воздействии на контролируемый блок 11 (по входам контролируемого блока 11) и информацию об эталонном отклике (по выходам контролируемого блока 11). В свою очередь , тест-набор состоит из тест- слов , число которых равно числу изменений логических состо ний на входах и выходах контролируемого блока 11

24

при задании очередного тестового воздействи .

Тест-слово может быть организовано , например5 следующим образом. Ин- формаци  записи логического нул  или логической единицы в одну из  чеек 10 контрол  размещаетс  в двух байтах . При этом первый разр д несет информацию Запись нул  - запись единицы , второй разр д - служебную информацию Контроль, котора  раздел ет тест-наборы и по которой происходит сравнение эталонной и реальной информации с контролируемого блока

П. В остальных разр дах размещаетс  адрес соответствующей  чейки 10 контрол . В конце тест-программ помещают служебную информацию Конец контрол , которой соответствует наличие

в обоих байтах всех единиц.

В исходном состо нии блок 6, триггеры 12 информации и 13 коммутации, счетчик 25, триггер 28 и 29 наход тс  в нулевом (О) положении. На шины 43.1 и 44.1 подают логический О, генератор 23 включен (цепи установки исходного состо ни  указанных устройств, а также блока преобразовани  блока 2 пам ти 5 блока 3

приема и формировател  8 не показаны ) , на шинах 43.2, 44.2-44.4 наход тс  логические единицы.

Дл  работы с контролируемым блоком 11 необходимую тест-программу

из блока 2 пам ти переписывают в блок 6 следующим образом. На шине 40, св занной с первым выходом блока 7 управлени , набирают адрес зоны пам ти, в которой хранитс  необходима  тестпрограмма . На шине 44 устанавливают О, это соответствует режиму записи информации с блока 2 пам ти в блок 6. При этом формируютс  следующие уп- -фавл ющие воздействи : на второй выход блока 7 управлени  поступает нулевой потенциал, что соответствует режиму чтени  с блока 2 пам ти на управл ющий вход мультиплексора 20 приходит нулевой потенциал, в результате чего тот .подключает второй вход блока 7 управлени  к входу дешифратора 26, на управл ющие входы демуль- типлексоров 21 и 22 с выхода элемента И 30 поступает нулевой логический

потенциал, в результате чего выход формировател  16 подключаетс  к третьему, выход дешифратора 26 - к четвертому выходам блока 7 управлени , а нулевой логический уровень с

выхода элемента И 3 iifepeводит блок 6 в режим записи.

При подаче импул}ьса на вход 6 формирователь 16 фор1х(ируег одиночный импульс,, который., пройд  через де-- мультигшексор поступает на узел 4s в результате чего тот подклт-зчает второй, третийэ и четвертый выхода и второй и четвертый зходь блока 7 управлени  соответственно к первому, второмуS. третьему и четвертому входам блок:а 2 пам ти и первому и второму выходам блока 3 приема. Информаци  с требуемой зоны блока 2 пам ти по синхросигналам (периодическа  последовательность пр моугольных mf- пульсов) 5 приход 1цим с первого выхода (признака синхрониэацигГ) блока 2 пам ти, поступает в блок, приема 3, где преобразуетс  в форму,, необходи- ну,о дл  работы блока 5 контрол  (например , из однобайтовых слов по синхросигналам с блока 2 пам ти руютс  двухбайтовые слова),.

СеЬормированные в блоке 3 приема коды,, а также соответствующие им импульсные воздействи  (в частности,

в приведеннок примере и 5пульсы с уд

военным по сравнению с импульсами блока 2 пам ти периодом следовани ) через узел 4, соответственно мульти плексоры 18 и 19 блока 7 управлен1-;   поступают на первый :;-: второй входы блока 6, в котором запоминаютс , Од- новременно информаци , приход ща  с блока 3 приема, поступает через муль-- типлексор 20 на дешисЬратор 26. который дегпифрирует с;Аужебную информацию Контроль и Конец контрол . По окончании записи тест-прогршугмы, че--- му соответствует приход информации Конец контрол , на первом дешифратора 26 формируетс  одиночный импульс, который, пройд  через де мультиплексор 22 на узел 4,, прекращает считывание информации с блока 2 пам ти и отключает блок от блока 2 пам ти и блока 3 приема. В результате в блок 6 записываетс  необходима  тест-программа.

После записи в блок 6 необходимой тест-программы переход т к проверке работоспособности контролируемого блока 1 1 ,. Дл  этого на шину 44 подают код 101, соответствующий режиму контрол  При этом на выходах элементов И 30 и 31 - един:кчные .иотентдиалг, В результате происход т с,)1адук)щие коммутации: мультиплексор 19 сбеди™

59826

н ет выход генератора 23 чере-, чле- мент ИЛИ 38 с вторым (синхронизирующие ) входом блока 6, мультиплексор 20 подключает выход блока 6 к. входу дешифратора 26, демультиплексор 22 соедин ет первый выход дешифратора 26 с входом элемента ИЛИ 37, демультиплексор 21 подключает выход формировател  16 к входу блокировки генера; ( тора 23, единичньй логический потенциал .(выхода элемента И 31) переводит блок 6 в режим чтени  и на выходе элемента НЕ 36 возникает единичный потенциал,

15 Включение режгша потенциала производ т подачей импульса на входы блока 6. При этом уклпупъс с формироваг- тел  16, пройд  через демультиплексор 21, включает генератор 23, им; .) пульсы которого начинают через мультиплексор 19 и элемент РШИ 38 на синхронизирующий вход блока 6, через элемент И 34 на второй вход формировател  8. Б результате этого

25 начинаетс  считывание тест-программы с блока 6. Информаци  тест-программы считываетс  последовательно по син- :-:ронизирующим импульсам генератора (с приходом каждого импульса считы30 ваетс  одно тестовое слово ) и поступает на дешифратор 9 адреса, блок 7 управлени  и формирователь 8. В де- иифраторе 9 адреса дешифрируетс  5.омер  чейки 10 контрол , в которую

3,- необходимо записать информацию. В блоке 7 управлени  выдел етс  служебна  информаци  Контроль и Конец контрол . Формирователь 8 по синхронизирз;тщим сигналам с восьмо4fj го вЕ)1хода блока 7 управлени  выраба- гывает импульсы, с помощью которых информацию записывают в триггеры 13 коммутации и 12 информации.

Первый тест-набор программ несет в

45 себе коммутационную информацию, в

триггер 13 коммутации занос т данные управлени  о том, входом: или выходом  вл етс  контакт контролируемого блока 11, к которому подключена та или ина   чей50 ка 10 контрол . Заполнение триггеров 13 коммутации происходит следующим образом. В исходном положении все триггеры, которые образуют разр ды регистраS наход тс  в состо нииj ответствующем выходам контролируемого блока (например, в нулевом). Первьм тестом-набором програ ммы триггера 13 коммутации, соответствую- :a;-ie входам контролируемого блока 11 ,

713

перевод тс  в единичное положение. Дл  этого при очередном слове тест- набора дешифратор 9 адреса дает разрешение на соответствующую  чейку 10 контрол , а формирователь 8 выраба- тьшает на третьем выходе импульс, перевод щий триггер 13 коммутации данной  чейки 10 контрол  в единичное состо ние. При этом число тесто- вых слов в первом тест-наборе равно числу входов контролируемого блока 1 .

Если в триггер 13 коммутации записана логическа  единица, то коммутатор 5 соедин ет выход триггера 12 информации с соответствующим входом контролируемого блока I1, если логический ноль - то коммутатор 15 разомкнут .

После установки триггера 13 коммутации переход т непосредственно к проверке контролируемого блока 1 I, При этом по окончании первого тест-набора в формирователе 8 дешифрируетс  служеб на  информаци  Контроль, в результате чего до окончани  тест-программы запрещаетс  формирование импульсов на тр етьем выходе формировател  8, Последующими тест-наборами в триггеры 12 информации, соответствующие входам контролируемого блока II, заноситс  контролирующа  информаци , а в разр ды, соответствующие выходам эталонна . При совпадении реального отклика контролируемого блока 11 с эталонным на выходе элемента 14 формируетс  логическа  единица. При несовпадении реального отклика эталонному (что говорит о неисправности контролируемого блока 11) на вход элемента И 33 с выхода элемента НЕ 35 поступает разрешающий потенциал.

По окончании текущего тест-набора дешифратор 26 (по приходу служебной информации Контроль) формирует импульс, который, пройд  через элемент Ш1И 37, выключает генератор 23, в результате чего считьюание информации с блока 6 прекращаетс . Одновременно тем же импульсом триггер пе- рев.одитс  в единичное состо ние, индикатор 27 отображает факт неисправности , а на элементе 14 сравнени  формируетс  код номера контактов контролируемого блока 1, по которым произошло несовпадение. Использу  полученную информацию о неисправности, переход т к ее поиску и устранению.

59828

Если реальный отклик контролируемого блока 1 соответствует эталонному , то контроль продолжаетс  в автоматическом режиме. Если в течение

всей тест-программы н,е обнаружено неисправностей , то по ее окончании импульс с дешифратора 26, сформированный по приходу служебной информации Конец контрол  и прошедший через

10 демультиплексор 22 и элемент ИЛИ 37, записывает в триггер 38 логическую единицу. При этом индикатор 27 отображает информацию об отсутствии неисправности в контролируемом блоке

15 П. Одновременно импульс дешифратора 26 выключает генератор 23,

При необходимости временного или посто нного изменени  тест-программы на шину 43 подают код 10, соответст20 вующий режиму поиска необходимого тест-набора. При этом на элемент И . 32 подаетс  разрешающий единичный по тенциал, а на элемент И 33 - нулевой, На шине 44 код 1011.

25

Номер тест-набора, в котором нужно произвести изменени , подают на шину 41. Далее к входу 46 подключают генератор 23. Тест-программа, считывае30 ма  с блока 6, поступает через мультиплексор 20 на дешифратор 26. При этом в счетчике 25 происходит подсчет лриход щих тест-наборов путем

подсчета числа импульсов, соответст- эг вующих служебной информации Контроль . По приходу искомого тест-набора , т.е, при совпадении кодов, схема 24 сравнени  формирует импульс, который , пройд  через элементы И 32 и

Q ИЛИ 37, выключает генератор 23, Индикатор 27 отображает номер найденного тест-набора,

Поиск нужного слова внутри набора осуществл етс  путем пошагового счи тывани  тестовых слов данного тест- набора. При поступлении единичного импульса на вход 46 формировател  17 через элемент ИЛИ 38 импульс поступает на синхронизирующий вход ка 6, Одновременно считьшаема  информаци  отображаетс  на индикаторе 27, по которому наход т требуемое тест- слово .

После нахождени  тест-слова, лежащего изменению, на шину 42 задают измененное тест-слово, а на шину 44 подают код ПО, что соответствует режиму записи в блок 6 с кнопочного регистра. Прн этом на управл ю913

щий вход мультиплексора 18 и вход элемента И 31 подаетс  нулевой потенциал . В результате мультиплексор 18 подключает код 1101 к входу бло- .ка 6. Нулевой логический потенциал с выхода элемента И 31 переводит блок б в режим записи. Одиночным импульсом по входу 46 с помощью формировател  175 тест-слово5 набранное на кнопочном регистре 39, переписываетс  в блок 6. АксШогично производ т необходимые изменени ; тест-слов во всей тест-программе.

В случае необходимости сохранени  скорректированной тест-программы (что требуетс , например, при моделировании контролируемого блока 11) ее пер€1писывают из блока 6 в блок 2 пам ти . Дл  этого на шине 40 задают требуемый номер зоны блока 2 пам ти. в которую необходимо записать программу s а на шину 44 подают код 1IJOj соответствующий режиму записи информации из блока 6 в блок 2 пам ти, При этом Происход т следующие коммутации: на управл ющих входах демуль- типлексоров 21 и 22 возникает нулево логический потенциал, в результате чего демультиплексор 21 подключает выход формировател  16 к третьему,, а демультиплексор 22 - выход дешифратора 26 к четвертому выходу блока 7 управлени , единичный логический потенциал с выхода элемента И 31 переводит блок 6 в режим чтени , мультн-. плексор 19 в результате наличи  на его управл ющем входе единичного логического потенциала соедин ет ч.ет-- вертый вход блока 7 управлени  с синхронизирующим входом блока 6,

При подаче импульса 45 выработа-- ный формирователем 16 импульс проходит через демультиплексор 21 на 4. В результате первый, второй, третий и четвертый выходы и второй и четвертый входы блока 7 управлени  а также выход блока 6 подключаютс  к соответствующим входам и вы:х;одам бло ка 2 пам ти, блока 3 приема и блока прео(5разовани  информации„ При этом на второй вход блока 2 пам ти поступает единичьшй лоп-гч ескнй потенциал, соответствуюшдй режкму записи информации в блок 2 пам ти. Илт.ульс формировател  6д пройд  через узел 4, приходит на блок 2 пам ти, В результате этого с первого выхода блока 2 пам ти начинают поступать синхронизирующие шлиулъс.ы, которые;, пройд  че210

рез блок 3 приема, узел 4 и мультиплексор 19, приход т на синхронизирующий вход блока 6, обеспечива  считывание тест-программы. Одновременно

синхронизир:;лощие импульсы с блока 2 пам ти поступают на блок 1 преобразовани , в котором информаци  сблока 6 преобразуетс  в необходимую дл  блока 2 пам ти форму представлени 

(например, двухбайтовые слова в однобайтовые ) .

По приходу сл лсебной информации Конец контрол ,, т.е. по окончании тест-программы, дешифратор 26 формирует одиночный импульс, который, пройд  через демультиплексор 22 и узел 4 на блок 2 пам ти, прекращает формирование блоком пам ти синхронизирующих им :ульсов. По окончании импульса дешифратора 26 узел 4 отключает данньш пульт 5 контрол  от блока 2 пам ти и блока I преобразовани  информации.

Фор мула изобретени 

Claims (2)

1, Устройство тестового контрол  цифровых блоков, содержащее блок пам ти , блок Приема, узел коммутации и

блок контрол , который содержит блок управлени , формирователь стробирую- 1Ц1ЧХ сигналов, дешифратор адреса и п  чеек контрол  (где п - число входов- выходов контролируемого блока), причем кажда  k-  (k-l,,,,,n)  чейка контрол  содержит триггер информации, триггер коммутации,, элемент сравнени  и коммутатор, причем в каждой из  чеек контрол  управл ющий вход коммутатора соединен с выходом триггера коммутаци; , выходы Kot-шутаторов всех  чеек контрол   вл ютс  выходами устройства дл  подк.шочени  к соответствующим входам и выходам контролв:руемого цифрового блока и соединены с первыми входами соответствую- ци;х элементов сравнени , вторые входы которых соединены с выходами соответствующих триггеров информации и

информационными входами соответствующих коммутаторов, входы разрешени  триггеров информации и триггеров коммутации соединены с соответствующими выходами дешифратора адреса, синхровходы и информационные входы всех

триггеров информации соединены с пер- вьЕУ и вторым выходами формировател  стробирующих сигналов, третий выход которого соединен с входами установ111

ки в Г всех триггеров коммутации, выходы всех элементов сравнени  соединены с первым входом блока управлени , второй вход которого соединен с первым выходом узла коммутации, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  возможности корректировки тестовых программ в процессе контрол  цифрового блока, устройство содержит блок преобразовани  информации, а блок контрол  содержит буферный блок пам ти, причем выход буферного блока пам ти соединен с третьим входом блока управлени , первым информационным входом узла коммутации, информационным входом формировател  стробирующих сигналов и информационным входом де- пшфратора адреса, первый, второй, третий и четвертый выходы а также четвертый вход блока управлени  соединены с вторым и третьим информационными входами, управл ющим, четвертым информационным и вторым выходом узла коммутации соответственно, п тый , шестой и седьмой выходы блока управлени  соединены с адресным и синхрониз ирующим входами и входом чтени  буферного блока пам тиj восьмой выход блока управлени  соединен с синхровходом формировател  стробн- рующих сигналов, выход признака синхронизации блока пам ти соединен с синхровходами блока приема и блока преобразовани  информации, выход блока пам ти соединен с информационным входом блока приема, первый и второй выходы которого соединены с п тым и шестым информационными входами узла коммутации, адресный вход, вход записи/считывани , вход разрешени  и вход блокировки блока пам ти соединены с третьим, четвертым, п тым и шестым выходами узла коммутации с оот ветственно, информационный вход блока преобразовани  информации соединен с седьмым выходом узла коммутации , выход блока преобразовани  информации соединен с информационньм входом блока пам ти, при этом блок управлени  содержит первый и второй формирователи импульсов, первый, второй и третий мультиплексоры,. первый и второй демультиплексоры, генератор синхроимпульсов, схему сравнени , счетчик, дешифратор индикатор, первый и второй триггеры, первый, второй , третий, четвертый и п тый эле212

менты И, nepBbrii и второй элементы НЕ, первый и второй элементы ИЛИ, при этом первый выход блока управлени  подключен к шине задани  адреса теста устройства, первый вход схемы сравнени  подключен к шине задани  номера тестового набора устройства, вход пуска которого соединен с входом пуска первого формировател  импульсов , выход которого соединен с информационным входом первого демульти- плексора, выход которого соединен с входом пуска генератора синхроимпульсов , выход которого соединен с синхровходом первого мультиплексора, управл ющий вход которого соединен с первым входом задани  режима работы устройства и через первый элемент НЕ с первым входом первого элемента И,

выход которого соединен с восьмым

выходом блока управлени , третий вход которого соединен с первыми информационными входами второго мультиплексора и индикатора соответственно,

второй вход индикатора соединен с выходом счетчика и вторым входом схемы сравнени S выход Равно которой сое- динен с первым входом второго элемента И, выход которого соединен с первым входом первого элемента ШШ, выход которого соединен с входом блокировки генератора синхроимпульсов и с входами первого и второго триггеров, выходы -которых соединены с третьим

и четвертым входами индикатора соответственно , второй вход задани  режима работы устройства соединен с вторым входом второго элемента И, третий вход задани  режима работы устройства соединен с первым входом третьего элемента И, выход которого соединен с вторым входом первого элемента ffllH, четвертый вход задани  ре- , жима работы устройства соединен с

вторьм выходом блока управлени , с первыми входами четвертого и шестого элементов И, с управл щим входом второго мультиплексора, выход которого соединен с информационным входом

дешифратора, первый выход которого соединен с информационным входом второго демультиплексора, первый и второй выходы которых соединены с четвертым выходом блока управлени  и

третьим входом первого элемента ИЛИ соответственно, п тый вход задани  режима работы устройства соединен с управл ющим входом третьего мультиплексора и вторым входом четвертого

13 .13

элемента И, выход которого соединен с седьмым выходом блока шравлени } шестой выход которого соединен с выходом второго элемента HIM и вторьм входом первого элемента И, шестой вход задани  режима работы которого соединен с вторым входом п того элемента И, выход которого соединен с управл ющими входами первого и второго демультиплексоров, первый информационный вход третьего мультиплексора соединен с входом задани  номера корректируемого слова тестового набора устройства, второй информационный вход третьего мультиплексора соединен с вторь м входом блока управлени  и с вторым информационным входом второго мультиплексора, седьмой вход задани , режима работы устройства соединен с входом пуска второго формировател  нмпульсоБ 5 выход которого соеди- ней с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого мультиплексора, ин- форма:ционный. вход которого соединен с четвертьм входом блока управлени , третий выход которого соединен с выходом первого мультиплексора, Третьего мультиплексора соединен с п тым выходом блока управлени ,, первый вход которого соединен с D -входом первого триггера и через второй элемент НЕ с вторьм входом третьего элемента И и S-входом второго триггера 5 второй выход детаифратора сое98214

динен со счетным входом счетчика и третьим входом третьего элемента И, причем блок преобразовани  информации содержит триггер, два элемента с И и два коммутатора, причем синхро- зход блока соединен с С-входом триггера и первьп и входами первого и второго элементов И, выходы которых соединены с управл ющими входами перfO вого и второго коммутаторов соответственно , выходы которых соединены с вьпсодом блока, информационные входы первого и второго коммутаторов соединены с информационным входом блока, f5 вторые входы первого и второго элементов И соединень с пр мым и инверс- ны входами триггера соответственно,

2. Устройство по п,1, отличающеес  тем, что блок приема

20 содержит триггер, два элемента И и

два регистра, причем синхровход блока соединен с первыми входами первого и второго элементов И и с входом триггера 5 пр мой и инверсный выходы 25 которого соединены с вторыми входами первого и второго элементов И соответственно , выходы первого элемента И соединены с первым выходом блока и с входом первого регистра, информаци30 онный вход которого соединен с информационными входами второго регистра и блока, выход второго элемента И соединен с С- зходом второго регистра, вьжод которого соединен с выходом j блока и выходом первого регистра.

-f „„ 1--jA-™; « ..-.

Фаг. J

Фиг.

Фае. 5

Фил. б

Редактор В. Петраш

Составитель А, Сиротска  Техред , Н.Глущенко Корректор С. Черни

Заказ 3411Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035s МоскваS Ж-35,, Раушска  наб., д.4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4