SU1397917A1 - Двухканальное устройство дл контрол и восстановлени процессорных систем - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением. Цель изобретени  - повышение достоверности информации и расширезше области применени  устройства за счет возможности использовани  в двухканальной вычислительной системе. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  и восстановлени , содержащее первый канал 1, включающий блок 6 микропрограммного управлени , блок 7 о

Description

;

(Л

JW

контрол  на четность, блок 8 останова , блок 9 задани  режима, распределитель 11 тактовых импульсов, блок 12 пуска, введен второй канал 2 и в каждый канал дополнительно введены блок 3 сравнени  данных, блок 4 фиксации сбоев, блок 5 повторени  микрокоманд 5 и блок 10 управлени  синхронизацией В результате введени  новых узлов и св зей конструкци  двухканального устройства лл  контрол  и восстановлени  процессорных систем обеспечивает контроль информации, обнаружение сбо  (отказа) и организует повторение микрокоманды, а в случае необходимости переход на микропрограмму диагностики отказа. Кроме того, обеспечиваетс  согласование и взаимосинхронизаци  работы каналов устройства в составе двухканального комплекса, достигаетс  расширение области применени  устройства. 1 з.п. ф-лы, 13 ил.

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в процессорах с микропрограммным управлением.

Цель изобретени  - повышение достоверности контрол  и расширение области применени  устройства за счет возможности использовани  в двухка- нальной вычис;штельной системе.

На фиг. 1 приведена структурна  схема предлагаемого устройства; на фиг, 2 - функциональна  схема блока сравнени  данных; на фиг. 3 - функгц о нальна  схема блока фиксации сбоев; на фиг. 4 - функциональна  схема блока повторени  микрокоманд; на фиг.5- функгщональна  схема блока микропрограммного управлени ; на фиг. 6 - функш-юнальна  схема блока контрол  на четность; на фиг. 7 - функциональна  схема блока останова; на фиг. 8 - функциональна  схема блока задани  режима; на фиг. 9 - функциональна  схема блока управлени  синхронизацией; на фиг. 10 - функциональна  схема распределител  тактовых импульсов; на фиг. 11 - функциональна  схема блока пуска; на фиг. 12 - функциональна  схема мультиплексора адреса.; на фиг. 13 - временные диаграммы работы средств синхронизации устройства .

Двухканальное устройство дл  контрол  и восстановлени  процессорной систе в 1 содержит первый 1 и второй 2 каналы, каждый из которых содержит блок 3 сравнени  данных, блок 4 фиксации сбоев, блок 5 повторени  микро

5

0

5

0

5

команд, блок 6 микропрограммного управлени , блок 7 контрол  на четность, блок 8 останова, блок 9 задани  режима , блок 10 управлени  синхронизацией, распределитель 11 тактовых импульсов, блок 12 пуска, первый 13.1 и второй 13.2 выходы отказа устройства, первую 14.1 и вторую 14.2 группы синхро- выходов устройства, первую 15.1 и вторую 15.2 группы информационных выходов устройства, группы 16.1 и 16.2 выходов согласовани  соответственно первого и второго каналов, первую 17.1 и вторую 17.2 группы управл ющих входов устройства, первую 18 и вторую 19 группы информационных входов устройства, информационные входы 20 и 21 и синхровход 22 блока 3, первую 23 и вторую 24 группы выходов блока 4, вторую группу 25 выходов блока 5, группу 26 выходов блока 7, первую группу 27 выходов блока 5, выходы 28 разр дов группы 16.1 выходов согласовани  канала, выход 29 блока 3, первую 30 и вторую 31 группы выходов блока 6, выход 32 первого разр да группы выходов блока 9, входы информационный 33 и разрешени  34 блока 8, второй 35, первый инфopмa- ционный 36 и третий 37 выходы блока 8, выход 38 пуска, выход 39 задани  опорной частоты, группу 40 выходов задани  режима блока 9 задани  режима , первый 41, второй 42 и четвертый 43 выходы блока 10 управлени  синхронизацией , выход 44 блока 12, вход 45 признака согласовани  и первый разрешающий 46 вход блока 10, группу 47 выходов распределител  П, второй разрешающий вход 48 блока 12, группу 49 входов кода операций, группу 50 входов согласовани  канала и группу 51 выходов согласовани  канала .

Блок 3 сравнени  данных (фиг. 2) содержит регистр 52, схему 53 сравнени  и элемент Н 54.

Блок 4 фиксации сбоев (фиг, 3) содержит первый 55, второй 56, третий 57, четвертый 58 и п тый 59 триггеры, группу 60 элементов И, элемент ИЛИ 6 входы 62.1-62.5 разр дов группы син- хровходов блока 4, входы 63.1 и 63,2 разр дов группы.входов установки блока 4, входы 64.1-64.3 разр дов группы информационных входов блока 4, третьи входы 65,1-65,4 соответственно с первого по четвертый элементов И группы 60, выходы 65.5 и 65,6 первых разр дов соответственно второй и первой групп выходов блока 4.

Блок 5 повторени  микрокоманд (фиг. 4) содержит счетчик 66, первый коммутатор 67, первый 68, второй , третий 70 и четвертьш 71 элементы И, первьш 72 и второй 73 элементы гШИ, второй коммутатор 74,формирователь 75 импульсов, входы 76.1-76.4 разр дов группы синхровходов блока 5, входы 77.1-77.3 разр дов группы информационных входов блока 5, выходы 78.1 и 78.2 разр дов группы 25 выходов блока 5, выходы 79.1-79.4 разр дов группы 27 выходов блока 5 повторени  микрокоманд.

Блок 6 микропрограммного управле

ни  (фиг. 5) содержит блок 80 пам ти микропрограмм, регистр 81 адреса, регистр 82 микрокоманд, мультиплексор 83 адреса, входы разр дов кода .операции 84.1 и логических условий 84.2 группы входов кода операций блока 6, входы 85.1-85.4 и первого - четвертого разр дов соответственно группы управл ющих входов блока 6, группу 86 выходов регистра 81, группы 87.1-87.4 выходов блока 80, первый 88.1 и второй 88.2 входы разр дов группы синхровходов блока 6.

Блок 7 контрол  на четность (фиг. 6) содержит первый 89, второй 90 и третий 91 сут маторы по модулю два, первую 92,1, вторуй 92.2 w третью 92.3 группы разр дов группы входов блока 7, выходы 93.1-93.3 пер

Q

5 о

5 Q

5

0

0

В(1Гп-трг:Т1.е го разр дов соотнетстпс и- но группы выходов блока 7,

Блок 8 останова (фиг, 7) содержит элемент И 94, коммутатор 95, перпьп 96 и второй 97 элементы И ТИ, входы 98.1 и 98,2 разр дов группы разрешающих входов блока 8.

Блок 9 задани  режима (фиг, 8) содержит триггер 99 пуска, генератор 100 импульсов, элемент НЕ 101, элементы (кнопки) 102.1, 102,2 и 103- 105 коммутации, выходы 106,1 и 106.2 разр дов группы 40 выходов блока 9.

Блок 10 управлени  синхронизацией (фиг. 9) содержит первый 107, второй 108, третий 109, четвертьш 110, п тый 111, шестой 112 и седьмой 113 триггеры, коммутатор 114, псрпый 115 второй 116, третий 117 и чстпертьй 118 элементы И, элемент 1LTH 119 и элемент 120 задержки, вхо,.ы 121,1 и 121,2 разр дов группы разрешаюпц1х входов блока 10, входы 122.1 и 122,2 разр дов группы синхровходов блока 10.

Распределитель 11 тактовых импульсов (фиг, 10) содержит регистр 123, преобразователь 124 кодов, коммутатор 125 и дешифратор 126, выход 127 дес того разр да группы 47 выходов распределител  1 1 ,

Блок 12 пуска (фиг. 11) содержит первьш 128 и второй 129 триггеры, первый элемент И 130, элемент ilTH 131, второй элемент И 132, входы 133.1-133.2 разр дов группы синхровходов блока 12.

Мультиплексор 83 адреса (фиг. 12) содержит триггер 134, дешифратор 135, шифратор 136, первый 137, второй 138 и третий 139 блоки элементов И, элементы И 140, и ИЛИ 141 и блок 142 элементов ИЛИ.

Канал 1(2) предназначен дл  управлени , контрол  и восстановлени  работоспособности соответствующего процессора вычислительной системы. Каналь 1 и 2 имеют идентичную структуру .

Устройство предназначено дл  исправлени  одиночных сбоев в работе процессора, а также дл  организации вькода на микропрограмму обработки ошибок в случае отказа процессора, т.е. невосстановлени  его после повторного выполнени  сбойной микрокоманды .

В случае одиночного сбо  организуетс  повторение микрокоманды и в

случае исчезновени  сбо  продолжаетс  выполнение икpoпpoгpaммь,

Сбои, которые не могут быть ликвидированы путем повторени  микроко- , фиксируютс  как сигналы ошибки в триггерах блока 4 фиксации сбоев

Влок 3 сравнени  данных предназначен дл  сравнени  кодов данных, по- ступаюш,их на входы 20 и 21 блока 3 от пропессора одноименного и соседнего каналов соответственно.

Сравнение осуществл етс  в конце выполнени  каждой микрокоманды при поступлении сигнала на вход 22 блока 3 в случае нормального обмена синхро- сигнала№1 согласовани  между обоими к пллают. При несравнетп данных своего и соседнего каналоч схемой 53 вырлбатываетс  соответствующий сигнал , который через элемент И 54 поступает на в.1ход 29 дл  записи в триггер 58 блока 4.

Влок 4 фиксации сбоев предназначен дл  фиксации причины сбо  и формировани  управл ющих сигналов в блок 8 останова с 24 выходов и в блок 5 повторени  микрокоманд (фиг.4) с группы 23 выходов.

Трттггепы 55-58 предназначены соот- вотстБРнно дл  фиксации сбоев в адресе микрокоманд, коде микрокоманды на выкоде блока пам ти микрокоманд, регистра микрокоманд и ошибки даиньЕх процессоров каналов. Триггер 59 предназначен дл  фиксации факта обнару- сбо  одного из указанных типов.

Входы 64.1-64.3 разр дов группы

тьего повторени  микрокоманды с выхода 78.2 блока 5.

Сброс триггеров 55-57 и 59 осуществл етс  по сигналу сброса, который формируетс  либо при нажатии кнопки 104 блока 9 и поступает на вход элемента ИЛИ 72, либо при п том повторении микрокоманды, или при пропада10 НИИ сигнала сбо  на выходе элемента ИЛИ 61 блока 4, поступающего через группу выходов 23 на вход элемента И 70 блока 5. Сброс триггера 58 происходит по сигналу сброса от кнопки

15 104 блока 9 (фиг. 8), поступающему через выход блока 9 на нулевой вход триггера 58 блока 4,

Кроме того, триггеры 55-57 устанавливаютс  в кулевое состо ние по

20 соответствующим синхросигналам с

входов 62.1-62.4 в случае сн ти  сигналов отказа с входов 64.1-64.3 группы информационных входов блока 4. Триггер 59 срабатывает по седьмо25 му синхроимпульсу с входа 62.4 при наличии признака сбо  на выходе элемента HJBi 61.

Ecjni при трехкратном повторении 30 признаки отказов не сн ты, то по де- с томл синхроимпульсу с входа 62.5 при наличии признака третьей микрокоманды с входа 63.2 признаки (код) сбоев с выходов 65.1-65.4 через груп- 35 пу 60 элементов И передаютс  на группу 24 выходов блока 4,  вл ющуюс  группой входов блока 8 (фиг. 7), в котором формируетс  код признаков сбоев и обобщенный сигнал сбо . Код информафюнных входов блока 4 предназ-40 признаков сбоев может интерп{зетиро- начены дл  подачи сигналов сбо  в ад- ватьс  процессором, например, как

ресе микрокоманды, коде микрокоманды регистра микрокоманд соответственно с выходов 93,1-93.3 блока 7 (фиг. 6).

Входы 62.1-62.5 разр дов группы синхровходов (фиг. 3) предназначень дл  подачи соответственно четвертого, шестого, второго, седьмого и дес того синхроимпульсов с соответствующих выходов дешифратора 126 блока 11 (фиг. 10).

Информационный вход блока 4 предназначен дл  подачи сигнала несравнени  данных своего и соседнего процессора с выхода 29 блока 3.

Входы 63.1 и 63.2 разр дов группы входов установки предназначены соот- ветственно дл  подачи сигналов сброса с выходов 78.1 блока 5 и признака третьего повторени  микрокоманды с выхода 78.2 блока 5.

Сброс триггеров 55-57 и 59 осуществл етс  по сигналу сброса, который формируетс  либо при нажатии кнопки 104 блока 9 и поступает на вход элемента ИЛИ 72, либо при п том повторении микрокоманды, или при пропадаНИИ сигнала сбо  на выходе элемента ИЛИ 61 блока 4, поступающего через группу выходов 23 на вход элемента И 70 блока 5. Сброс триггера 58 происходит по сигналу сброса от кнопки

104 блока 9 (фиг. 8), поступающему через выход блока 9 на нулевой вход триггера 58 блока 4,

Кроме того, триггеры 55-57 устанавливаютс  в кулевое состо ние по

соответствующим синхросигналам с

входов 62.1-62.4 в случае сн ти  сигналов отказа с входов 64.1-64.3 группы информационных входов блока 4. Триггер 59 срабатывает по седьмому синхроимпульсу с входа 62.4 при наличии признака сбо  на выходе элемента HJBi 61.

адрсс программы (микропрограммы) диагностики отказов, а сигнал сбо  - как сигна-ч прерывани  при отказе.

Таким образом, при одиночных сбо х блок 4 инициирует трехкратное повторение микрокоманды, а в случае посто нного отказа (если за врем  по- вторе ни  микрокоманды признаки отказов не сн ты) происходит выдача в процессор кода признаков сбоев и сигнала прерывани . При этом процессор может перейти на программу диагностики отказов.

Кроме того, выходы 65.6, 65.3 и 65.4 через группу 23 выходов соединены соответственно с входами 77.1- 77.3 групЛы входов блока 5 повторени  микрокоманд.

713

Сигналы с выходов 65.6, 65.3 и 65.4 разр дов используютс  в блоке 5 в качестве сигналов управлени  счетным входом (входом сброса) счетчика 66 (фиг. 4) через элемент И 68 (И 70 и ИЛИ 72), формировани  сигнала повторени  микрокоманды элементов ИЛИ 7 и сигналов управлени  записью в регистр 82 (фиг. 5) микрокоманд через коммутатор 67 блока 5 и считывани  информации из блока 80 через коммутатор 74 блока 5.

Блок 5 повторени  микрокоманд предназначен дл  управлени  повторе- нием микрокоманд при сбое.

Счетчик 66 предназначен дл  подсчета числа повторений микрокоманды при сбое и осуп1ествл ет счет в унитарном коде, причем номер разр да счетчика 66, в котором записана единица , однозначно соответствует числу повторений микрокоманды в рассматриваемый момент времени. Разр ды счетчика принимают единичное значение по- гледовательно, начина  с первого, который подключен к входу элемента ИЛИ 73.

Коммутатор 67 блока 5 предназначен дл  формировани  строба записи с выхода 79.3 в регистр 82 микрокоманд блока 6 (фиг. 5).

Элемент И 68 предназначен дл  фор- мировани  счетного импульса на вход +1 счетчика 66 в режиме повторени  микрокоманд, элементы И 69 и 70 - дл  формировани  сигнала сброса счетчика 66 по окончании режима повторени  микрокоманд и в случае устранени  сбо  соответственно, элемент И 71 - дл  формировани  строба низкого уровн  дл блокировки регистра 81 адреса блока 6 (фиг. 5), элемент ИЛИ 72 - дл  формировани  сигнала сброса счетчика 66, элемент И 73 - дл  формировани  строб низкого уровн , управл ющего режимами работы блока 10 (фиг. 9) управлени  синхронизацией.

Коммутатор 74 предназначен дл  формировани  импульса разрешени  чте- ни  из блока 80 пам ти микрокоманд.

Входы 76.1-76.4 разр дов предназначены дл  подачи восьмого, дев того, первого и второго тактовых импульсов с выходов 47 блока 11.

Входы 77.1-77.3 разр дов предназначены дл  подачи сигналов сбо  с выходов 65.6, 65.3 и 65..4 блока 4 соот- ветств.енно.

ю

5

20 25

30

35 0 45

п

5

178

Выходы 78.1 и 78.2 разр дов группы 25 выходов блока 5 соединены соответственно с входами 63.1 и 63.2 разр дов группы 25 входов блока 4.

Выходы разр дов 79.1-79.4 соединены соответственно с входами 85.2, 85.1, 85.3 и 85.4 разр дов блока 6.

Блок 6 ьшкропрограммного управлени  (фиг. 5) предназначен дл  управлени  работой процессора данного канала, в состав которого входит устройство.

Блок 80 пам ти предназначен дл  хранени  микропрограмм управлени  работой процессора канала. Считывание из блока 80 разрешаетс  при наличии сигнала с входа 85.2, поступающего с выхода 79.1 блока 5 (фиг. 4). Регистр 81 предназначен дл  хранени  адреса очередной микрокоманды. Запись в регистр 81 осуществл етс  по первому синхроимпульсу, поступающему на вход 47.1 блока 6 с выхода блока 11 (фиг. 10), при наличии разрешающего сигнала с входа 85.1, который поступает с выхода 79.2 блока 5 (фиг. 4).

На группу входов D1(D2) регистра 81 поступает модифицируема  (немодифицируема ) часть кода адреса очередной микрокоманды. Регистр 82 предназначен дл  хранени  кода операционной части очередной микрокомавды. Запись в этот регистр производитс  при наличии синхроимпульса с входа 85.3, который поступает с выхода 79.3 блока 5,

Мультиплексор 83 адреса (фиг. 12) предназначен дл  формировани  адреса очередной микрокоманды.

Входы разр дов 88.1 и 88.2 предназначены дл  подачи второго и первого тактовых импульсов соответственно. При подаче сигнала на вход 85.4 блока 6 (фиг. 5) с выхода 79.4 блока 5 мультиплексор 83 формирует на своей группе выходов код адреса первой микрокоманды диагностики отказов.

Сигнал на вход 85.4 поступает при отработке четвертого повторени  сбойной микрокоманды. Разр ды 84.1 и 84.2 группы 49 входов блока 6 предназначены дл  подачи кода операции и кода логических условий соответственно .

С выходов 87.1-87.4 разр дов блока 80 выдаютс  коды немодифицируемых модифицируемых разр дов микрокоманды, провер емых логических условий и one

рационной части микрокоманды соответственно ,

Группы 30 и 31 выходов блока 6 предназначены соответственно дл  выдачи кода операционной части микрокоманд на объект управлени  (процессор ) и объединенного кода адреса, кода с выходов блока 80 и кода с выхода регистра 82.

Выходы 86 и 87.1-87.4 разр дов и Групп 30 и 31 выходов блока 6 соединены соответственно с входами 92 , 1-92,3 группы входов блока 7 контрол .

Блок 7 контрол  (фиг. 6) предназ- качен дл  контрол  на четность инфорMaii iH , поступающей из блока 6.

Сумматоры 89-91 по модулю два fпредназначены соответственно дл  контрол  на четность информации ре- гпстра 81 адреса блока 6 (фиг. 5), блока 80 пам ти микрокоманд и регистра 82 микрокоманд. При отсутствии ошибки в соответствующем коде сумма-

тор 89 (90, 91) вьщает нулевой выход-25 выхода 38 блока 9 соответственно.

30

ной сигнал.

Выходы 93.1, 93.2и93.9 разр дов группы 26 выходов предназначены дл  выдачи сигналов ошибки на входы разр дов 64.1-64.3 блока 4.

Елок 8 останова (фиг. 7) предназначен дл - формировани  сигналов останова и прерывани  (отказа).

Элемент И 94 предназначен дл  формировани  сигнала останова в режиме настройки, а коммутатор 95 - дл  фор- мировани  сигнала отказа (прерывани ) на выходе 35.1 при отказе своего (чужого ) канала при асинхронном (синхронном ) режиме работы устройства.

Элемент ИЛИ 96 предназначен дл  формировани  сигнала сброса с выхода 36 блока 8, триггеров 107, 108 и 112 блока 10 (фиг. 9) а элемент ИЖ 97 - дл  формировани  с выхода 36 блока 8 сигнала управлени  коммутатором 114 блока 10.

На группу 24 входов блока 8 поступает код с выходов блока 4 (фиг. 3), содержапщй признак троекратного повторени  микрокоманды с выхода 65.1 бло- ка 4Jпризнаки причины отказа с выходов 65.2-65.4.

На входы 33, 34 и 47.1- блока 8 поступают соответственно сигналы

40

45

Выход 106.1 группы 40 соединен с входом 40.1 блока 12 (фиг. 11) и вх дом 121.2 блока 10 (фиг. 9), выход 106.2 группы 40 - с входами 32 блоков 4, 5 и В, входом 121.1 блока 10 и входом 32 блока 11 (фиг. 10).

Блок 10 управлени  синхронизацие ( фиг. 9) предназначен дл  координации работы блоков канала, а также к налов устройства между собой.

Триггер 107 предназначен дл .фик сации сигнала повторени  микрокоман Триггер 108 фиксирует режим синхрон ного (зависимого) функционировани  налов. Триггер 109 предназначен дл  управлени  распределителем 11 (фиг. сигналом с выхода 43.

Триггеры 110 и 111 предназначены дл  формировани  сигналов разрешени сравнени  результата вьшолнени  микрокоманды в первом и втором канала триггер 112 - дл  формировани  сигн ла согласовани  работы каналов, три гер ИЗ - дл  формировани  на выход 41 блока 10 сигнала пуска данного к нала.

Коммутатор 114 предназначен дл  формировани  на выходе 22 сигнала р решени  сравнени  результата вьшолн

прерывани  (отказа) от соседнего ка- 55 ни  микрокоманды в первом и втором

нала, настройки от блока 9,,второго тактового импульса с выходов 47 блока 11 (фиг. 10).

0

5

0

На входы 98.1 и 98.2 разр дов группы входов блока 8 поступают сигналы признака синхронной работы и сброса с выходов 106.1 и 106.2 блока 9.

Блок 9 задани  режима (фиг. 8) предназначен дл  управлени  режимами функционировани  устройства.

Генератор 100 предназначен дл  вьщачи импульсов опорной частоты на выход 39, триггер 99 - дл  задани  режима синхронной работы каналов устройству (в единичном состо нии) с выхода 106.1, элемент НЕ 101 - дл  формировани  единичного потенциала.

Элементы 102.1 и 102.2 коммутации предназначены дл  формировани  сигнала настройки с выхода 34 блока 9 и сигнала включени  генератора 100 соответственно , элементы 103-105 коммутации дл  формировани  сигналов установки триггера 99 в единичное состо ние, сброса на выходе 106.2 блока 9 и пуска распределител  11 с

0

0

5

Выход 106.1 группы 40 соединен с входом 40.1 блока 12 (фиг. 11) и входом 121.2 блока 10 (фиг. 9), выход 106.2 группы 40 - с входами 32 блоков 4, 5 и В, входом 121.1 блока 10 и входом 32 блока 11 (фиг. 10).

Блок 10 управлени  синхронизацией (фиг. 9) предназначен дл  координации работы блоков канала, а также каналов устройства между собой.

Триггер 107 предназначен дл .фиксации сигнала повторени  микрокоманды. Триггер 108 фиксирует режим синхронного (зависимого) функционировани  каналов . Триггер 109 предназначен дл  управлени  распределителем 11 (фиг.10) сигналом с выхода 43.

Триггеры 110 и 111 предназначены дл  формировани  сигналов разрешени  сравнени  результата вьшолнени  микрокоманды в первом и втором каналах, триггер 112 - дл  формировани  сигнала согласовани  работы каналов, триггер ИЗ - дл  формировани  на выходе 41 блока 10 сигнала пуска данного канала .

Коммутатор 114 предназначен дл  формировани  на выходе 22 сигнала разрешени  сравнени  результата вьшолнеканалах , элемент И 118 - дл  формировани  на ёыходе 42 сигнала согласовани  работы каналов.

Каналы синхронизируютс  по моменту окончани  текущей микрокоманды. При этом канал не начинает выполнение очередной микрокоманды, не получив сигнал согласовани  от соседнего канала , который передаетс  с выхода 42 через группу 51 выходов канала и далее через группу 16.1 (16.2) на группу 50 входов соседнего канала и на вход 45 блока 10 соседнего канала.

Входы 121.1 и 121.2 предназначены дл  подачи сигнала признака синхронного режима работы и сигнала сброса соответственно.

Входы 122.1 и 122.2 разр дов группы синхровходов предназначены дл  подачи дес того и дев того тактовых импульсов с группы 47 выходов блока 11, а вход 44 - дл  подачи сигнала пуска от блока 12 пуска (фиг. 11).

Назначение остальных входов блока 10 по снено выше.

Распределитель 11 тактовых импульсов (фиг. 10) предназначен дл  синхронизации работы блоков канала.

Регистр 123 предназначен дл  формировани  кодов тактовых импульсов. При подаче сигнала на установочный вход (S 9) регистр 123 устанавливаетс  в состо ние 0111.

Преобразователь 124 кодов предназначен дл  фортфовани  функций обратной св зи автомата, состо щего из регистра 123, преобразовател  124 и дешифратора 126. Дл  кодировани  ес ти используемых состо ний автомата выбран код Гре , т.е. первое состо ние имеет код 0001, а дес тое - код 0101.

Регистр 123 содержит четьфе раз да , например, Q,, Qj, Q , и Q . Тогда первое состо ние, соответству- ющее первому тактовому импульсу, имет код -При подаче сигнала а вход 44 распределител  11 автомат ацикливаетс  на вьщаче дев того и ес того тактовых импульсов. Если

через D-, D

7

ОдИ Dj обозначить входы триггеров (разр дов) регистра 123, то функции возбуждени  можно описать следующим образом

D, ,;

D,

Da

QiQi QjQjQ Q,QjQei44 ;

QlVQ4VQjQjO(44VQiQj;

04 . QjQiQi QiQ QiQzQ.

o

5

0

5

0

0

5

где с/44 - значение сигнала на входе 44

Декодирование состо )1ий регистра 123 осуществл етс  дешифратором 126, который вьщает тактовые импульсы на выходы разр дов группы 47 выходов распределител  11.

С выхода 127 разр да дещифратора 126 вьщаетс  дес тьш тактовый импульс. Входы 39 и 43 предназначены дл  подачи соответственно тактовых импульсов опорной частоты и признака синхронной работы каналов.

Блок 12 пуска (фиг. 11) предназначен дл  управлени  работой распределител  11 тактовых импульсов и блока 10 управлени  синхронизацией.

Триггер 128 предназначен дл  фиксации сигнала пуска данного канала, поступающего с входа 41, триггер 129 дл  формировани  сигнала останова (торможени ) канала на выходе 44 блока 12 пуска.

На входы 40.1, 48, 36, 133.1 и 133.2 разр дов поступают соответственно сигналы признака синхронного режима каналов, пуска от соседнего канала (с выхода 41 соседнего канала ), сброса (или останова) от блока 8, дес того и дев того тактовых импульсов .

Выход 13.1 (13.2) канала 1(2) предназначен дл  вьщачи сигнала отказа (прерьшани ) в процессор соответствующего канала, группа 14.1 (14.2) выходов канала 1(2) - дл  вьвдачи тактовых импульсов в процессор соответствующего канала, группа 15.1(15.2) выходов канала 1(2) - дл  выдачи в процессор канала кода микроопераций, группа 16.1(16.2) выходов канала 1(2) дл  выдачи сигналов согласовани  на входы соседнего канала 2(1), группа 17.1(17.2) входов - дл  подачи кода операции (микропрограммы), выполн емой каналом 1(2), группа 18(19) входов устройства - дл  подачи кода данных (результатов вьшолнени  текущей микрокоманды) процессом первого (второго) канала.

Мультиплексор 83 адреса (фиг. 12) предназначен дл  формировани  адреса очередной микрокоманды блока Ь.

Дешифратор 135 предназначен дл  е зт равлени  режимами формировани  адреса в соответствии с кодом логических условий, поступающим на входы 87.3. При возбуждении первого выхода дешифратора 135 код модифицируемых

0

13139

разр дов адреса определ етс  кодом операции с входов 84.1.

При возбуждении второго выхода дешифратора 135 шифратором 136 формируетс  код адреса первой микрокоманды микропрограмм диагностики отказов. Возбуждение третьего выхода дешифратора 135 предопредел ет передачу кода

модифицируемых разр дов адреса с вхо- ю задаетс  режим работы каналов: синхродов 87.2 через блок 138 элементов И без изменени . При возбуткдении i-ro выхода разр дов группы выходов дешифратора 135 на соответствующем элементе Н 139.1 (ie 1, 1)блока 83 осущест- 15 кании (размыкании) элемента 103. вл етс  проверка значени  соответствующего логического услови  с входов 84. 2.

В режиме повторени  микрокоманд при п том повторении сбойной микрокоманды по сигналу с входа 85.4 триггер 134 устанавливаетс  в единичное состо roie, закрыва  дешифратор 125. Сигнал с единичного выхода триггера 134 через элемент ИЛИ 141 возбуждает шифратор 136, который формирует код адреса первой микрокоманды микропрограммы диагностики отказов, который по очередному первому тактовому импульсу с входа 88.2 группы 47 записываетс  в регистр 81 адреса.

Далее по второму тактовому импульсу с входа 88.1 срабатывает элемент И 140, выходной сигнал которого устанавливает триггер 134 в нулевое состо ние . При этом открываетс  дешифратор 135.

Основными режимами функционировани  устройства  вл ютс  реализаци  последовательности микрокоманд и режим повторени  микрокоманд в случае обнаружени  сбо .

В режиме реализации последовательности микрокоманд без сбоев устройство работает следующим образом.

В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии (входы начальной установки не показаны). Код операции, реализуемой устройством, поступает от процессоров каналов на соответствующие входы 17.1 и 17.2 каналов устройства. В исходном состо нии блока 6 микропрограммного управлени  на. выходах 87.1, 87.2 и 87.А присутствуют нулевые сигналы, а с группы 87.3 выходов блока 80 (фиг. 5) вьщаетс  код X j,+, , который в соответствии с логической функцией мультиплексора 83 предопреДалее с блока 9 элементом 104 мутации формируетс  на выходе 106 блока 9 сигнал сброса, который по пает на вход 32 блока 11 (фиг. 10

20 устанавливает регистр 123 в состо формировани  на соответствующем в ходе дешифратора 126 дев того так вого импульса.

Кроме того, сигнал сброса с вы

25 106.2 блока 9 поступает на вход 3 блока 8, в котором через элементы ИЛИ 96 и 97 на выходах 36 и 37 со ветственно формируютс  установоч сигналы.

30 Сигнал с выхода 36 блока 8 (фи поступает на управл ющий вход ком татора 114 блока 10 (фиг. 9), и к ме того, через элемент ПТИ 132 по в тому тактовому импульсу осущест

-с ет установку триггера 129 блока 1 нулевое состо ние. Сигналом с вых 37 производитс  установка в нулев состо ние триггеров 107, 108 и 11 блока 10, а также по сигналу с ед ничного выхода триггера 107 .через элемент ИЛИ 119 триггер 109 также танавливаетс  в нулевое состо ние

Потенциал с нулевого выхода 44 триггера 129 блока 12 поступает н управл ющий вход 44 преобразовате 124 блока 11, который управл ет з цикливанием распределител  11 на даче дев того и дес того тактовых импульсов. Кроме того, сигнал с в да 44 блока 12 (фиг. 11) поступае на С-вход триггера 113 блока 10, торый устанавливаетс  в нулевое с то ние.

Далее замыкаетс  элемент 102.2 коммутации блока 9 (фиг. 8) и вкл чаетс  генератор 100, который нач нает формировать на выходе 39 бло 9 тактовый импульсы опорной часто поступающие на вход 39 распредели

40

45

50

55

14

дел ет передачу кода операции на группу D входов регистра 81 в качестве адреса первой микрокоманды микропрограммы , реализуемой устройством по данному коду операции.

Работа устройства начинаетс  при включении распределител  11 тактовых импульсов. При этом предварительно

ный или асинхронный. В синхронном (асинхронном) режиме триггер 99 блока 9 (фиг. 8) устанавливаетс  в единичное (нулевое) состо ние при замыкании (размыкании) элемента 103.

Далее с блока 9 элементом 104 коммутации формируетс  на выходе 106.2 блока 9 сигнал сброса, который поступает на вход 32 блока 11 (фиг. 10) и

устанавливает регистр 123 в состо ние формировани  на соответствующем выходе дешифратора 126 дев того тактового импульса.

Кроме того, сигнал сброса с выхода

106.2 блока 9 поступает на вход 32 блока 8, в котором через элементы ИЛИ 96 и 97 на выходах 36 и 37 соответственно формируютс  установочные сигналы.

Сигнал с выхода 36 блока 8 (фиг. 7) поступает на управл ющий вход коммутатора 114 блока 10 (фиг. 9), и кроме того, через элемент ПТИ 132 по дев тому тактовому импульсу осуществл ет установку триггера 129 блока 12 в нулевое состо ние. Сигналом с выхода 37 производитс  установка в нулевое состо ние триггеров 107, 108 и 112 блока 10, а также по сигналу с единичного выхода триггера 107 .через элемент ИЛИ 119 триггер 109 также устанавливаетс  в нулевое состо ние.

Потенциал с нулевого выхода 44 триггера 129 блока 12 поступает на управл ющий вход 44 преобразовател  124 блока 11, который управл ет зацикливанием распределител  11 на выдаче дев того и дес того тактовых импульсов. Кроме того, сигнал с выхода 44 блока 12 (фиг. 11) поступает на С-вход триггера 113 блока 10, который устанавливаетс  в нулевое состо ние .

Далее замыкаетс  элемент 102.2 коммутации блока 9 (фиг. 8) и включаетс  генератор 100, который начинает формировать на выходе 39 блока 9 тактовый импульсы опорной частоты, поступающие на вход 39 распределите

л  11. Происходит сн тие сигнала сброса с выхода 106.2 (32) блока 9 при размыкании элемента 104 коммутации . При этом распределитель П замыкаетс  на вьщаче дев того-дес того тактового импульса.

После этого кнопкой 105 блока 9 на выходе 38 формируетс  сигнал пуска распределител . Этот сигнал с вы- хода 38 блока 9 поступает на единичный вход триггера 113 блока 10 (фиг.9 и на вход коммутатора 114 блока 10.

Триггер 113 устанавливаетс  в единичное состо ние и формирует сигнал на выходе 41 блока 10. Кроме того, при сн тии сигнала сброса с выхода 106.2 блока 9 снимаютс  сигналы с выходов 36 и 37 блока 8 (фиг. 7). Триггер 11 3 блока 10 (фиг. 9) и триггеры 1 28 и 129 блока 12 (фиг.11) устанавливаютс  в единичное состо ние, в результате чего снимаетс  сигнал с выхода 44 блока 12 (фиг. 1) и распределитель 1 переходит к вьфаботке периодической последовательности из дес ти тактовых импульсов.

Последовательность тактовых импульсов в асинхронном режиме при нулевом состо нии триггера 99 блока 9 выраба- тываетс  непрерывно до тех пор, пока на входе 36 блока 12 пуска (фиг. 11) не по витс  сигнал останова, рованный на выходе элемента ИЛИ 97 блока 8 останова. В этом случае распределитель 11 снова зацикливаетс  на вьдаче дев того - дес того тактового импульса, так как по дев тому тактовому импульсу элемент И 132 блока 12 вырабатьшает сигнал сброса триггера 129.

В асинхронном режиме каналы функционируют независимо друг от друга, В синхронном режиме установка триггера 129 блока 12 (фиг. 11) в единичное состо ние возможна с приходом очередного дес того тактового импульса с входа 133.1 группы 47 только при срабатывании элемента ИЛИ 31, который в синхронном режиме (при единичном потенциале на входе 40.1 (выходе 106.1 блока 9) возбуждаетс  только с приходом сигнала с входа 48 блока 12. Сигнал на вход 48 поступает с выхода 41 блока 10 соседнего канала.

. В синхронном режиме согласование каналов осуществл етс  следующим образом .

5 0 5

о Q

5

5

0

5

В силу независимости и разброса параметров один из каналов может выдать микрокроманду быстрее, чем соседний канал. Тогда ог1ережаю ций канал зацикливаетс  на вьдаче дес того тактового импульса до момента завершени  вьтолнени  микрокоманды соседним каналом. При этом в момент завершени  вьдачи микрокоманды отстающим каналом в обоих каналах формируетс  стробирующий сигнал на выходе 22 блока 10 (фиг. 9), по которому в блоке 3 осуществл етс  сравнение данных своего и соседнего каналов.

В случае неравенства результатов блоком 3 на выходе 29 элемента И 54 формируетс  сигнал ошибки, поступающий в блок 4 и устанавливающий триггер 58 в единичное состо ние.

В случае обнаружени  ошибки при выполнении микрокоманды и фиксации их в триггерах 55-57 блока 4 устройство переходит в режим повторени  микрокоманд а в противном случае функционирует как описано выше.

Каналы могут вводитьс  в синхронный режим сразу же при включении либо в процессе функционировани . При этом аналогично описанному выше каждый из каналов зацикливаетс  на выдаче дес того тактового импульса при шзреводе триггера 99 блока 9 в обоих каналах в единичное состо ние до момента согласовани  при завершении текущей микрокоманды. После ввода каналов в синхронизм дальнейшее вьтол- нение микрокоманд в синхронном режиме происходит следующим образом.

В опережающем канале происходит по дев тому тактовому импульсу с входа 122.2 установка в единичное состо ние триггера 108 блока 10. Сигналом с единичного выхода триггера 108 устанавливаетс  в единичное состо ние триггер 109, потенциал с единичного вько- да A3 которого поступает на одноименный вход распределител  11, и при выдаче дес того тактового импульса с выхода 127 коммутатор 125 подает на С-вход регистра нулевой сигнал, останавливающий распределитель 11 в состо нии вьщачи дес того тактового импульса .

Кроме того, по дес тому тактовоку импульсу с входа 122.1 блока 10 при отсутствии сигнала повторени  микрокоманды с входа 46 блока 10 единичный сигнал с выхода элемента И 117 запись 1713

Баетс  в триггер 112. В результате этого на выходе элемента И 118 формируетс  сигнал согласовани  каналов, который с выхода 42 данного канала через группу 51 выходов поступает на вход 45 блока 10 соседнего канала. Одновременно сигналом с единичного выхода триггера 112 триггер 110 блока 10 устанавливаетс  в единичное сое- то ние.

После прихода сигнала согласовани  от соседнего канала на вход 45 блока

10триггер 111 также устанавливаетс 

в единичное состо ние, в результате чего срабатывает элемент И 116, сигнал с выхода которого поступает на С-вход тригге1за 107 и вход коммутатора 114. При этом триггер 107 устанавливаетс  в единичное состо ние, а коммутатор 114 на выходе 22 формирует сигнал согласовани  каналов. Триггер 109 также устанавливаетс  в нулевое состо ние, при этом на С-входе регистра 123 блока 1 выходом элемента 125 формфуетс  положительный импульс, KOTopbrfi приводит к выработке блоком

11опережающего канала следующей серии из дес ти тактовых импульсов.

Далее срабатывает элемент 120 за- держки, устанавливающий триггер 110 и 111 в тгулевое состо ние. Задержка выбираетс  достаточной дл  срабатывани  триггера 107 и вьщачи сигнала разрешени  сравнени  данных обоих каналов с вьгхода 22. В отстающем канале в рассматриваемом случае по дев тому тактовому импульсу с входа 122.2 блока 10 устанавливаетс  в единичное состо ние триггер 108, сигнал с единичного выхода которого устанавливает триггер 109 также в единргчное состо ние.

По дес тому тактовому импульсу с входа 122,1 группы 47 блока 10 устанавливаетс  в единичное состо ние триггер 112. В результате этого срабатывает элемент И 118, с выхода 42 которого выдаетс  сигнал согласовани  каналов, поступающий на вход 45 блока 10 соседнего канала. После этого в отстающем канале аналогично расмот- ренному дл  опережающего канала формируетс  строб с выхода 22, устанавливаютс  в единичное состо ние триггер 107 и в нулевое триггер 109.

После этого рассматриваемый канал переходит к выполнению очередной микрокоманды . При этом запись адреса

5 о 5

о

5

5

5

1718

очередной микрокоманды в регистр 81 адреса блока 6 осуществл етс  по первому тактовому импульсу со входа 47,1 блока 6. По этому же импульсу происходит запись в регистр 82 кода операционной части микрокоманды, который с группы 30 выходов выдаетс  на выходы 15.1 (15.2) канала дл  передачи на элементы и узлы соответствующего процессора.

Запись в регистры 81 и 82 производитс  при наличии разрешающих сигналов с входов 85.1 и 85.3 блока 6 соответственно. Считывание кода микрокоманды из блока 80 пам ти (на внутренний выходной регистр блока 80) осуществл етс  по сигналу с входа 85.2, вырабатываемому ком гутатором

74на выходе 79.1 блока 5 при наличии второго тактового импульса с входа 76.4 или сигнала сброса с входа 32 и отсутствии сигнала ошибки с входа 77.3 блока-5 (выхода 65.4 блока 4).

В процессе выдачи микрокоманд уст ройством производитс  контроль совпадени  данных в первом 1 и втором 2 каналах блоком 3, а такж е контроль блоком 7 на четность информадаи, вы- рабатьгоаемой блоком 6. При этом в случае несовпадени  информации в каналах блоком 3 на вьгходе 29 формируетс  сигнал сбо , который поступает на одноименный вход блока 4.

Если произошла ошибка блока 80 пам ти по информации, т.е. сбой четности при считывании из блока 80 и записи в его внутренний выходной регистр, то сигнал сбо  с выхода 93.2 блока 90 по дев тому тактовому импульсу предыдущей последовательности из дес ти синхроимпу/ ьсов устанавливает триггер 56 блока 4 в единичное состо ние . При этом сигнал с выхода 65.3 блока 4 поступает на вход 77.2 элемента ИЛИ 73 блока 5.

При наличии сигналов на входах

75и 77.2 элемент ИЛИ 73 формирует на выходе 46 Сигнал повторени  микрокоманды низкого уровн . Кроме того , одновременно элементом И 71 на вькоде 79.2 формируетс  сигнал блокировки , поступающий на вход 85.1 регистра 81 блока 6 (фиг, 5) и запрещающий изменение состо ни  регистра 81 адреса блока 6 в течение четьфех последукнцих повторений микрокоманды.

Сигнал,(Повторени  микрокоманды с выхода 4б блока 5 (фиг. 4) посту19139791720

15 блока 10, нает функционировать, как было описано выше.

Кроме того, в канале, повтор ющем микрокоманду, сигналом с единичного выхода триггера 112 блока 10 производитс  установка в единичное состо ние триггера 110. Поскольку триггер 111 установлен в единичное состо ние ранее сигналом согласовани  с входа 45 от соседнего (исправного) канала, . то элемент И 116 срабатывает и своим выходным сигналом устанавливает в единичное состо ние триггер 107, а 15 через- элемент 120 задержки устанавливает в нулевое состо ние триггеры 10S- Ill. После этого канал переходит к выполнению следующей микрокоманды.

Если при первом noBTopefrini микро- согласовани  не поступает, что приво-20 команды сбой не устран етс , т.е. дит к тому, что соседний капал заци- на выходе 65.5 (фиг. 3) (входе 77.1,

фиг. 4) присутствует сигнал, то аналогично описанному выше при каж;1;ом очередном повторении команды по вось- 25 мому тактовому импульсу со входа 76.1 группы 47 входов блока 7 (фиг. 5) срабатывает элемент И 68, выходной сигнал которого принодит к по влению единичного сигнала на вы- 30 ходе следующего разр да счетчика 66 и установке в нулевое состо ние пре- дьщущего разр да. При третьем повторении микрокомавды устанавливаетс  в единичное состо ние третий разр д счетчика 66, формирующий единичный

мент И 70, срабатывающий по очередно-- « му восьмому тактовому импульсу с входа 76.1 группы 47 входов блока 5.

Выходной сигнал элемента И 70 через

элемент ИЛИ 72 устанавливает счетчик Q ющий (V) вход триггера 59, которьп 66 в нулевое состо ние, что приводит по очередному седьмому тактовому к сн тию указанных выше сигналов с выходов блока 5. Кроме того, сигнал с выхода 78.1 элемента ИЛИ 72 поступает на вход 63.1 блока 4 (фиг. 3), где происходит установка в нулевое состо ние триггеров 55-57 и 59.

При сн тии сигнала повторени  микрокоманды с выхода 46 блока 5 (фиг. 4) по очередному дес тому синхроимпульсу с входа 122,1 триггер 112 блока 10 (фиг. 9.) устанавливаетс  в единичное состо ние. В результате этого срабатывает элемент И 118, формирующий на выходе 42 сигнал согласовани  каналов.

пает на вход элемента И который срабатывает и по дес тому тактовому импульсу устанавливает триггер 107 блока Ю в единичное состо ние . Кроме того, сигнал повторени  микрокоманды поступает на вход элемента И 117, который устанавливает триггер 112 блока 10 (фиг. 9) в нулевое состо ние.1Q

Сигналом с единичного выхода триггера 107 через элемент ИЛИ 119 триггер 109 устанавливаетс  в нулевое состо ние по R-входу, снима  тем самым сигнал с выхода 43 блока 10.

Вследствие этого триггер 112 находитс  в нулевом состо нии, выход 42 элемента И 118 не возбужден и на вход 45 блока 10 соседнего канала сигнал

кливаетс  па дес том тактовом импульсе в ожидании завершени  повторени  микрокоманды в соседнем канале.

Микрокоманда может повтор тьс  до трех раз, при этом переход в нормальный режим функционировани  возможен при устранении сбо , т.е. установке соответствующего триггера 55-57 блока 4 (фиг. 3) в нулевое состо ние.

При устранении сбо  в процессе повторени  микрокомавды снимаетс  выходной сигнал с выхода 65.6 блока 4, .поступающий на вход 77.1 блока 5 (фиг, 4), При этом открываетс  эле45

потенциал на выходе 78.2 блока 5, сигнал с которого поступает на вход 63.2 блока 4 (фиг. 3).

Этот сигнал поступает на управл импульсу с входа 62.4 блока 4 устанавливаетс  в единичное состо ние, если до рассматриваемого момента времени хот  бы один из триггеров 55-57 находитс  в единичном состо нии .

50

55

Далее по очередному дес тому тактовому импульсу с входа 62,5 группы 47 входов блока 4 срабатывает блок 60 элементов И, с выходов 24 которого в блок 8 (фиг, 7) подаетс  код признаков отказов. Блок 8 выдает на выходе 35 сигнал, который через выход 13,1 (13,2) поступает в процессор соответствующего канала и может воспринима тьс , например, как сигнал прерывани .

Получив этот сигнал на вход 45. блока 10, соседний канал устройства выходит из состо ни  ожидани  и начи- « потенциал на выходе 78.2 блока 5, сигнал с которого поступает на вход 63.2 блока 4 (фиг. 3).

Этот сигнал поступает на управл ющий (V) вход триггера 59, которьп по очередному седьмому тактовому

импульсу с входа 62.4 блока 4 устанавливаетс  в единичное состо ние, если до рассматриваемого момента времени хот  бы один из триггеров 55-57 находитс  в единичном состо нии .

Далее по очередному дес тому тактовому импульсу с входа 62,5 группы 47 входов блока 4 срабатывает блок 60 элементов И, с выходов 24 которого в блок 8 (фиг, 7) подаетс  код признаков отказов. Блок 8 выдает на выходе 35 сигнал, который через выход 13,1 (13,2) поступает в процессор соответствующего канала и может воспринима тьс , например, как сигнал прерывани .

Далее по очередному BocbMoffy синхроимпульсу с входа 76.1 блока 5 (фиг. 4) четвертого повторени  микрокоманды в единичное состо ние устанавливаетс  четвертый разр д счетчика 66. В результате этого снимаетс  сигнал с выхода 79.2 элемента И 71, который блокирует по входу 85.1 блока 6 (фиг. 5) запись в регистр 81 адреса микрокоманд.

Одновременно при установке в единичное состо ние четвертого разр да регистра 66 (фиг. А) срабатывает формирователь 75, который формирует импульс на выходе 79.4 блока 5, устанавливающий по входу 85.4 блока 6 (фиг. 5) триггер 134 блока 23 в едини15 разр да группы выходов задани  режи ма блока задани  режима соединен с входом сброса распределител  тактовых импульсов, группа выходов котор го соединена с группами синхровходо

чное состо ние (фиг. 12).

Сигнал с единичного выхода тригге- 2Q блока микропрограммного управлени , ра 134 через элемент ИЛИ 14Т поступа- блока пуска и  вл етс  группой син- ет на вход шифратора 136, который через блок 142 элементов ИЛИ на группе выходов мультиплексора 83 формирует адрес первой микрокоманды микропрограммы диагностики отказов.

Далее по очередному первому тактовому импульсу с входа 88.2 блока 6 происходит запись в регистр 81 адреса первой микрокоманды микропрограммы, диагностики. По очередному следующему второму тактовому импульсу со входа 88.1 блока 6 (фиг. 5) и входа 76.4. блока 5 (фиг. 4) триггер 134 устанавливаетс  в нулевое состо ние и выдаетс  сигнал чтени  из блока 80 с выхода 79,1 блока 3, поступающий на вход 85.2 блока 6 (фиг. 5).

хровходов первого канала, выход бло ка пуска соединен с разрешающим вхо дом распределител  тактовых импуль25 сов, выход задани  опорной частоты блока задани  режима соединен с вхо дом опорной частоты распределител  тактовых импульсов, выход второго разр да группы выходов задани  режи

30 ма блока задани  режима соединен с первым разрешан цим входом блока пус ка, группа выходов кода микроопераци первого канала  вл етс  первой груп пой информационных выходов устройства , группа синхровыходов первого ка нала  вл етс  первой группой синхровыходов устройства, группа входов кода операций первого канала  вл етс  первой группой управл ющих входов

35

После этого устройство переходит к вьшалнению микропрограммы диагностики , микрокоманды которой выполн ютс  аналогично описанному. Выключение устройства осуществл етс  размыканием элемента 102.2 коммутации (фиг. 8),

вследствие чего генератор 100 прекра- . ной системе, устройство содержит втощает подачу импульсов опорной частоты .

Claims (2)

1. Формула изобретени 

   1 .Двухканальное устройство дл  контрол  и восстановлени  процессорных систем, содержащее первый канал, включакщий блок микропрограммного управлени , блок контрол  на четность, блок останова, блок задани  режима, распределитель тактовых импульсов блок пуска, причем перва  группа выходов блока микропрограммного управрой канал и в каждый канал дополнительно введены блок сравнени  данных, блок фиксации сбоев, блок повторени  микрокоманд и блок утфавлени  син- - хронизацией, первый и второй выходы которого  вл ютс  соответственно выходами первого и второго разр дов группы выходов согласовани  каждого канала, первый, третий и четвертый выходы блока управлени  синхронизацией соединены соответственно.с информационным входом блока пуска, входом синхронизации блока сравнени  данньвс и входом сишсронизации распределител 

   55

   лени   вл етс  группой выходов кода микроопера1Ц1Й первого канала, втора  группа выходов блока микропрограммно- го управлени  соединена с группой входов блока контрол  на четность, группа входов кода операций первого канала соединена с группой входов кода операций блока микропрограммного

   управлени , выход разрешени  блока задани  режима соединен с разрешающим входом блока останова, первый выход которого соединен с входом останова блока пуска, выход первого

   разр да группы выходов задани  режима блока задани  режима соединен с входом сброса распределител  тактовых импульсов, группа выходов которого соединена с группами синхровходов

   блока микропрограммного управлени , блока пуска и  вл етс  группой син-

   хровходов первого канала, выход блока пуска соединен с разрешающим входом распределител  тактовых импульсов , выход задани  опорной частоты блока задани  режима соединен с входом опорной частоты распределител  тактовых импульсов, выход второго разр да группы выходов задани  режима блока задани  режима соединен с первым разрешан цим входом блока пуска , группа выходов кода микроопераций первого канала  вл етс  первой группой информационных выходов устройства , группа синхровыходов первого канала  вл етс  первой группой синхровыходов устройства, группа входов кода операций первого канала  вл етс  первой группой управл ющих входов

   устройства, отличающеес  тем, что, с целью повышени  достоверности контрол  и расширени  области применени  за счет возможности использовани  в двухканальной вычислитель

   рой канал и в каждый канал дополнительно введены блок сравнени  данных, блок фиксации сбоев, блок повторени  микрокоманд и блок утфавлени  син- - хронизацией, первый и второй выходы которого  вл ютс  соответственно выходами первого и второго разр дов группы выходов согласовани  каждого канала, первый, третий и четвертый выходы блока управлени  синхронизацией соединены соответственно.с информационным входом блока пуска, входом синхронизации блока сравнени  данньвс и входом сишсронизации распределител 

   5

   тактовых имттульсов, группа выхоцов которого соединена с группами сннхро- входов блока управлени  синхронизацией , блока фиксации сбоев и блока повторени  микрокоманд, выход которого и перва  и втора  группы вькодов соединены соответственно с первым разрешающим входом блока управлени  синхронизацией , группой управл ющих входов микропрограммного управлени  и группой входов сброса блока фиксации сбоев,перва  и втора  группЪ выходов которого соединены соответственно с группой инфор мационных входов блока повторени  микрокоманд и группой информационных входов блока останова, втора  группа выходов блока фиксации сбоев образует выходы разр дов групиы выходов согласовани  каждого канала, группа выходов блока контрол  на четность соединена с группой информа1Д1онных входов блока фиксации сбоев, выход блока сравнени  данных соединен с информационным входом блока фиксации сбоев, выход первого разр да группы выходов распределител  тактовых импульсов соединен с синхровходом блока останова, второй выход которого  вл етс  выходом отказа каждого канала , первый и третий выходы блока останова соединены соответственно с вторым разрешакицим входом и входом сбросу блока управлени  синхронизацией , выход пуска блока задани  режима Соединен с входом признака пуска блока управлени  синхронизацией, выход первого разр да группы выходов задани  режима блока задани  соединен с входами сброса блока фиксации сбоев и блока повторени  микрокоманд, перва  и втора  группы входов данных каждого канала соединены соответственно с первой и второй группами информационных входов блока сравнени  данных, входы первого, второго, третьего разр дов группы входов согласовани  каждого канала соединены соответственно с информационным входом блока останова, входом признака согласовани  блока управлени  синхронизацией и вторым разрешающим входом блока пуска, группа выходов задани  . режима блока задани  режима соединена с группами разрешающих входов блоков останова и управлени  синхронизацией, выход блока пуска соединен с третьим разрешающим входом блока управлени  синхронизацией, выходы отказа перво-

   0

   5

   0

   0

   5

   0

   5

   5

   го и второго каналов  пл ютс  первым и вторым выходами отказа устройства соответственно, группа выходов согласовани  первого (второго) канала соединена с группой входов согласовани  второго (первого) канала, группа выходов кода микроопера1Щй и группа синхровмходов аторого канала  вл ютс  соответственно группой информационных и второй группой синхровьтходов устройства, перва  (втора  гр Т1па информационных входов устройства соединена с первой (второй) группой входов данных первого канала и второй (первой) группой входов данных второго канала, втора  группа управл ющих входов устройства гооттшена с группой входов кода опер пиГ) второго канала, причем блок фиксац; и сбоеч содержит с первого по п тый триггеры, группу злементов И и элемрт;т №11 , информационные с псргого по третий триггеров образуют информационную группу входов блока фиксащш сбоев, S- R-пходы четвертгт., триггера  вл ютс  соответственно информагшон- ным входом и входом сброса блока фиксации сбоев, синхровходы с первого по третий триггеров, сич. п того триггера и первые входы элементов И группы обрл зуют группу синхровхо доп блока фиксации сбоев, входы сброса с первого по третий трнгтеров и п того триггера, первый вход элемента КГГИ и вторые входы элементов И группы образуют группу входов сброса блока фиксащ и сбоев, вьгходы элемента ИЛИ, второго и третьего триггеров образуют первую группу выходов блока фиксации сбоев, в 1ходы первого второго, третьего и п того триггеров соединены с третьими входами соответственно первого, второго, третьего и четвертого злементов И группы, выходы которых и выход четвертого триггера образуют вторую группу выходов блока фиксации сбоев, выходы с первого по третий триггеров соединены соответственно с второго по четвертый входами элемента ИЛИ, выход которого соединен с информационным входом п того триггера, причем блок повторени  микрокоманд содержит счетчик, первый и второй коммутаторы,с первого по четвертый элементы И, первьгй и вто- рой элементы ИЛИ и формирователь импульсов , выходы первого, второго и третьего элементов И соединены соот2513

   ветстпенно со счетным входом счетчк- ка, с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом сброса счетчика, первые входы первого н второго элементов И, пр мой вход третьего элемента И, управл юишй вход перво о коммутатора и перпьш. ннформа1шоннын вход второго коммутатора образуют группу синхро- входов блока повторени  микрокоманд, вход сброса которого подключен к третьему входу первого элемента ИЛИ и зторому информационному входу второго коммутатора, второй вход перво- го элеме1 та И, инверсный вход третьего элемента И, первый вход второго элемента ИЛИ, уп15авл ющлй вход второ- г о тсоммутатора и первый информагщонны вход ;1{-рВ(ЗГо коммутатора образуют группу информационных входов блока П1)нгсре ти  микрокомавд, инверсный , второго элемента ИЛИ соединен с BTopciM информационным входом первого коммутатора, инверсным входом чет- зертпго элемента И и  вл етс  выходом блока повторени  микрокоманд, выход первого разр да счетчика соединен с вторым входом второго элемента ШШ, зглход первого элемента ИЛИ и выход второго разр да счетчика образуют BTopyFo группу выходов блока повторени  микрокоманд, выходы формироват.е- л  импульсов, первого и второго коммутаторов и инверсный выход четвертого элемента И образуют первую группу выходов блока повторени  микрокоманд, пр мой и инверсный выходы третьего разр да и выход четвертого разр да счетчика соединены соответственно с входом формировател  импульсов, пр мым входом четвертого элемента И и вторым входом второго элемента И.
2. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  синхронизацией в каждом канале содержит с первого по седьмой триггеры , коммутатор, с первого по четвертый элементы И, элемент ИЛИ и элемент задержки, причем вход сброса блока управлени  синхронизацией подключен к R-входам первого и второго триггеров , вькод первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с -R-входом третьего триггера, выход которого  вл етс 

   Q д 0 J5 g ,.

   35

   0

   5

   1726

   четвертым выходом блока управлени  синхронизагщей, выход первого элемента И соединен с S-входом первого триггера , выход второго элемента И соединен с С-входом первого триггера, с первым информационным входом коммутатора и через элемент задержки с R-входами четвертого и п того три:- геров, выходы четвертого и п того триггеров соединены соответственно с первым и вторым входами второго элемента И, пр мой вход первого элемента И, С-вход шестого триггера и С-вход второго триггера образуют группу синхровходов блока управлени  синхронизацией , вход сброса которого подключен к R-входу шестого триггера, первый разрешаюпщй вход блока управлени  синхронизацией подклю тен к инверсному входу первого элемента И и первому входу третьего элемента И, D-вход второго триггера, первый управл ющий вход коммутатора, второй вход третьего элемента И, второй вход элемента ИЛИ и R-вход седьмого триггера образуют группу разрешающих входов блока управлени  синхронизацией, вход признака пуска которого подключен к S-вхо- ду седьмого триггера и второму информационному входу коммутатора, второй управл ющий вход которого  вл етс  вторым разрешающим входом блока управлени  синхронизацией, третий разре- шакндий вход которого подключен к С-входу седьмого триггера,D-вход первого триггера, D-вход третьего триггера , D-входы четвертого и п того триггеров и D-вход седьмого триггера подключены к шине нулевого потент ала, выход третьего элемента И соединен с D-входом шестого триггера, выход которого соединен с С-входом четвертого триггера и первым входом четвертого элемента И, выход которого  вл етс  вторым выходом блока управлени  синхронизацией , выход седьмого триггера соединен с вторым входом четвертого элемента И и  вл етс  первым выходом блока управлени  синхронизацией, третий выход которого подключен к выходу коммутатора, вход признака согласовани  блока управлени  синхронизацией подключен к С-входу п того триггера, выход второго триггера соединен с С-входом третьего триггера.

   1

   .2

   иг.

   Jfc

   92.1

   92.2

   92:3

   93.1

   93.2

   53.5

   Риг.б

   Уигл

   4tfi

   иг.В

   19

   /о

   .j -С -()/

   15S.1

   Шо о

   )

   7

   J60Vaz . 10

   ш

   I

   т

   т

   --он

   131

   132

   fPuz.11

   fPii2.f2

   Состо ние тормотени нана/га

   Фиг. 15