RU1378287C - Трехканальна резервированна микропроцессорна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении высоконадежных вычислительных управл ющих систем. Цель изобретени  - расширение функциональных возможностей системы, повышение ее надежности и контролепригодности. Система содержит резервные каналы 1, содержащие микропроцессор 2, блок 3 исправлени  информации , блок пам ти и внешнего сопр жени , элементы И 5 и 6, триггеры 7 и б, мажоритарный элемент 9. Блок 3 содержит однотипные одноразр дные узлы исправлени  информации, а блок пам ти и внешнего сопр жени  включает в себ  оперативное запоминающее устройство, посто нное запоминающее устройство, регистр адреса, узел параллельного ввода-вывода, таймер, узел приема прерываний, узел контрол , узел управлени  и узел ключей. Наличие в системе средств самоконтрол  позвол ет повысить надежность и контролепригодность , а наличие таймера и узла приема прерываний - примен ть систему в режиме реального времени. 5 з.п.ф-лы, 12 ил., 3 табл. СП с

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении высоконадежных вычислительных управл ющих систем.

Цель изобретени  - расширение функциональных возможностей системы, повышение ее надежности и контролепригодности.

На фиг.1 приведена блок-схема предлагаемой системы; на фиг.2 - блок-схема блока пам ти и внешнего сопр жени ; на фиг.З - блок-схема блока исправлени  информации; на фиг.4 - функциональна  схема однозар дного узла исправл ени  информации; на фиг.5 - функциональна  схема узла управлени ; на фиг.6 - функциональна  схема таймера; на фиг.7 - функциональна  схема узла приема прерываний; на фиг.8 - функциональна  схема узла параллельного ввода-вывода; на фиг.9 - функциональна  схема узла контрол ; на фиг. 10 временна  диаграмма работы системы в режиме чтени  данных в микропроцессор; на фиг.11 - временна  диаграмма работы системы в режиме записи данных, выдаваемых из микропроцессора; на фиг. 12 - временна  диаграмма работы микропроцессора в режиме прерывани .

Система включает три однотипных резервных канала Т, каждый из которых содержит микропроцессор 2, блок 3 исправлени  информации, блок 4 пам ти и внешнего сопр жени , элементы И 5 и 6, триггеры 7 и 8, мажоритарный элемент 9. Блок 4 пам ти и внешнего сопр жени  имеет регистр 10 адреса , оперативное запоминающее устройство 11, посто нное запоминающее устройство 12, узел 13 параллельного вводз- вывода, таймер 14, узел 15 приема прерып,- ний, узел 16 контрол , узел 17 ключон и узел 18 управлени . Блок 3 испраплеинр iiHi|fOpI ал еа

|СлЗ

мации содержит однотипные одноразр дные узлы 19 исправлени  информации, каждый из которых включает мажоритарный элемент 20, ключ 21, мажоритарный элемент 22, ключ 23 и однотипные схемы 24 фиксации рассогласовани . Кажда  схема фиксации рассогласовани  имеет триггер 25, элемент ИЛИ 26, элемент ИСКЛЮЧАЮ- Ш,ЕЕ ИЛ И 27, В состав одноразр дного узла 19 входит также элемент НЕ 28.

Узел 18 управлени  содержит триггеры 29, элементы И 30, элементы ИЛИ 31, элементы НЕ 32, мажоритарные элементы 33, элемент ИЛИ-НЕ 34, счетчик 35, схему 36 мажоритарных элементов и регистр 37.

Таймер 14 содержит счетчик 38, регистр 39 уставки, схему 40 сравнени , буферный регистр 41, выходной коммутатор 42, схему 43 ключей, входной коммутатор 44, мажоритарный элемент 45, триггеры 46, элементы И 47, элементы ИЛИ 48. элементы НЕ 49 и схему 50 ключей.

Узел 15 приема прерываний имеет входной коммутатор 51, первый регистр 52, схему 53 мажоритарных элементов, второй регистр 54 и однотипные логические схемы 55, кажда  из которых содержит входной 1риггер 56, элемент И 57, выходной триггер 58. Узел 15 также содержит регистр 59 маски , выходной коммутатор 60, первую схему 61 ключей, схему 62 ключей, элементы И 63, элементы ИЛИ 64 и триггер 65.

Узел 13 параллельного ввода-вывода содержит входной коммутатор 66, схемы 67 мажоритарных элементов, регистр 68. схему 69 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходной коммутатор 70, схему 71 ключей, элементы И 72 и элемент НЕ 73.

Узел 16 контрол  включает в себ  регистр 74, схему 75 сравнени , элементы И 76, первый коммутатор 77, второй коммутатор 78, третий коммутатор 79, дешифратор 80, выходной коммутатор 81, схему 82 ключей , элементы ИЛИ-НЕ 83 и элементы ИЛИ 84.

Система состоит из трех однотипных резервных каналов А, В и С.

Каждый канал содержит микропроцессор 2, обеспечивающий преобразование информации и информационное взаимодействие между составными част ми системы . Блок 4 пам ти и внешнего сопр жени  обеспечивает хранение программ и данных, используемых микропроцессором. С помощью этого блока обеспечиваетс  также прием в систему 16-разр дного двоичного кода ПК{15-0). выдача кода ВК(15-0). прием сигналоп прерывани  СПР1-СПР16, счет реального премени и отсчет временных ин- терпалой с использованием сигнала метки

времени СМВ. Информационное взаимодействие между микропроцессором и блоком 4 производитс  по 16-разр дной двунаправленной магистрали АД, в сечение

которой включен блок 3 исправлени  информации . Блоки 3 всех резервных каналов св заны между собой мажоритарными св з ми , что обеспечивает работоспособность системы при отказах, возникающих в от0 дельных каналах. Микропроцессор и блок 4 св заны друг с другом управл ющими .сигналами , обеспечивающими выполнение следующих процедур обмена информацией между ними: чтение из блока.4 в микропро5 цессор данных по заданному адресу; запись

в блок 4 из микропроцессора данных по

заданному адресу; прием в микропроцессор

из блока 4 адресов векторов прерывани .

При выполнении первых двух процедур

0 магистраль АД работает в режиме разделени  времени: сначала по ней передаетс  код адреса, а затем данные. Из блока 4 на управл ющий вход блока 3 поступает сигнал, определ ющий направление передачи

5 информации по магистрали.

Из блока 3 в блок 4 поступает диагностическа  информаци , котора  свидетельствует о рассогласовании кодов адресов и данных, передаваемых по магистрал м АД

0 в различных резервных каналах. Эта информаци  может быть считана из блока 4 в микропроцессор дл  анализа.

Резервные каналы системы работают синхронно. Синхронизаци  обеспечиваетс 

5 тактовыми импульсами ТИ-А,ТИ-В, ТИ-С, которые взаимно синхронны и синфазны.

Пуск микропроцессора осуществл етс  с помощью двух сигналов: первый (П1) обеспечивает .начальную установку схем микро0 процессора, второй (П2) производит пуск. Дл  обеспечени  синхронного пуска всех микропроцессоров в цепи формировани  сигнала П2 имеет мажоритарный элемент 9, включенный между двум  триггерами 7 и 8,

5 работающими по переднему фронту сигналов ТИ. Управление пуском-остановом микропроцессора может осуществл тьс  с помощью сигналов, поступающих как с внешних входов системы (СУ1, СУ2), так и с

0 выходов блока 4 (СПП1, СПП2). Дл  выполнени  системой операций тестового контрол  требуетс  различать резервные каналы. В св зи с этим на один из входов блоков 4 поданы индивидуальные коды номера кана5 ла(НК-А, НК-В, НК-С).

Блок 3 исправлени  информации состоит из шестнадцати однотипных одноразр дных узлов 19 исправлени  информации. Схема блока 3 соответствует резервному каналу А. Здесь использованы следуюа1ие

обозначени : Оь-А, Оь-В, Оь-С - 16-разр дные коды, передаваемые по участку магистрали АД от микропроцессора к блоку 3 в соответствующих резервных каналах; Dn-A, Db-B, Dn-C - 16-разр дные коды, передаваемые по участку магистрали АД от блока 4 к блоку 3 в соответствующих резервных каналах: ЕПА(ЕПВ,ЕПе)- 16-разр дный код, который определ ет разр ды (разр д) кода Dn-A; (Dn-B, Dn-C), значени  которых отличны от значений аналогичных разр дов (разр да ) кодов Dn-B и Dn-C (Dn-A и Dn-C; Dn-A и Dn-B); ЕВА (EBB, ЕВС) - 16-разр дный код, который определ ет разр ды (разр д) кода Db-A, (Db-B, Db-C)значени  которых отличны от значений аналогичных разр дов (разр да) кодов Db-B и Db-C (Db-A и Db-C; Db-A и D-B), Каждому одноразр дному узлу

19соответствует один из разр дов указанных кодов. Управл ющие сигналы ДЧТ, ВВОД, УТР и УСТК поступают на входы всех узлов 19.

Узел 19 обеспечивает двунаправленную передачу одноразр дной информации. При этом производитс  исправление информации в результате анализа значений аналогичной информации в других резервных каналах.

Функциональна  схема узла 19 соответствует резервному каналу А. Двунаправленна  передача информации производитс  между внешними полюсами узла, соответствующими сигналами d ь -А и d п -А. Двунаправленный режим работы реализуетс  с помощью ключей 21 и 23. При единичном значении управл ющего сигнала на входе ключа обеспечиваетс  электрическа  св зь входа ключа с его выходом; при нулевом значении управл ющего сигнала эта св зь разорвана. Наличие в схеме элемента НЕ 28 обеспечивает взаимно инверсные управл ющие сигналы ключей. Направление передачи информации определ етс  состо нием сигнала ВВОД. Мажоритарные элементы

20и 22 обеспечивают исправление передаваемой информации. К каждому из мажоритарных элементов подключены схемы 24 фиксации рассогласовани , с помощью которых определ етс  отличие состо ни  выхода мажоритарного элемента от состо ний его входов. Например, схема 24, подключенна  к выходу мажоритарного элемента 22 и к его входу dbi-A вырабатывает единичное значение сигнала ei,; -А,если значени  сигнала dbi-A и сигнала на выходе элемента 22 различны. Рассогласование фиксируетс  схемой ИСКЛЮЧАЮЩЕЕ ИЛИ 27. сигнал с выхода которой по переднему фронту управл ющего сигнала УТР заноситс  в триг0

гер 25. Элемент ИЛИ 26 включен в схему таким образом, что обеспечивает сохранение единичного состо ни  триггера 25 в случае , если единичное значение сигнала на выходе элемента 27 смен етс  нулевым значением . Возврат триггеров 25 в нулевое со- сто ние возможен только при подаче единичного значени  сигнала УСТ-к. Прием информации в триггеры схем 24, св занных с мажоритарным элементом 20, произво- дитс  по переднему фронту сигнапа ДЧТ,

В блоке пам ти и внешнего сопр жени  (см. фиг.2) к магистрали АД подключены регистр 10 адреса, оперативное ЗУ 11, посто нное ЗУ 12, узел 13 параллельного ввода-вывода, таймер 14, узел 15 приема прерываний и узел 17 ключей. С помощью сигнала ЗПА в адресной фазе процедуры

чтени -записи в регистр 10 заноситс  адрес  чейки пам ти или программно доступного регистра, которые участвуют в обмене. На входы оперативного ЗУ 11 поступают код адреса, признак ВВОД, определ ющий режим работы (чтение-запись) и сигнал ОБР2, обеспечивающий запись или выдачу данных . На входы посто нного ЗУ 12 поданы код адреса и сигнал обращени  ОБР1, С помощью узла 13 параллельного ввода-вывода производитс  считывание в микропроцессор через магистраль АД состо ни  кода ПК(15-0)и выдача из системы кода ВК(15-0), пересылаемого из микропроцессора по магистрали АД. Таймер 14 обеспечивает счет

текущего времени и -отсчет временных интервалов с использованием сигналов меток времени СМВ. Через магистраль в таймер занос тс  временные уставки, считываютс  значени  текущего времени, а-также

передаетс  в микропроцессор соответствующий адрес вектора прерывани . Сигнал ТПР2 Сигнализирует об окончании отсчета временной уставки. В узел 15 приема пре- рываний поступают сигналы СПР1-СПР16,

Сигнал ТПР1 на выходе этого узла сигнализирует о наличии запроса (запросов) прерывани  на его входе. По магистрали АД выдаетс  из узла адрес вектора прерывани  и слово состо ни  требований прерывани .

Узел 16 контрол  формирует признаки,

используемые при тестировании узлов 13- 15 (ОШ, ПТ, УМОВ, УМОП), и признак ПВ, используемый дл  запуска процедуры восстановлени  синхронной работы микропроцессоров . На входы узла 16 поллютсл . 16-разр дные коды ЕПА, ЕПВ, ЕПС, ЕВл, EBB, ЕВС из блока 3. Эти коды по ,м, М11стра- и АД могут быть считан1:1 в г.1ик ктроцоо.- ор. На вход узла 16 подан кс;; ио ; .1)з резервного канала НК.

Дл  обеспечени  информационного обмена между микропроцессором и программно-доступным регистром узлов 13-16 в них подаютс  адреса с выхода регистра 10 и следующие сигналы из узла 18 управлени : С1 :гнал УСТ, обеспечивающий начальную установку триггеров и регистров узлов; сигнал ЗПВУ записи информации в программно- доступные регистры; сигнал ЧТВУ чтени  информации мз программно-доступных регистров; сигнал ВВОД, используемый дл  буферизации данных, выдаваемых в магист- раль АД; тактовые импульсы ТИ, ТИ; сигналы РПР1, РПР2, обеспечивающие выдачу адресов векторов прерывани  из узлов 14 и 15.

Дл  обеспечени  тестировани  узлов 14 и 15 в первый из них подаетс  сигнал ВК15, а во второй - ВК(15-0),

Узел 17 лючей предназначен дл  выдачи в магистраль АД начального адреса (НА) при пуске системы. Выдача производитс  при единичном значении сигнала В НА,

Регистр 10 содержит ТБ-разр дный код адреса (А14-0), с помощью которого производитс  адресаци   чеек пам ти и програм- но-доступных регистров. Разр д Al соответствует старшему разр ду магистрали АД. При адресуютс   чейки посто-  кного ЗУ 12; гфи 1 - программио-доступные регистры узлов 13- 16, остальные значени  адресов соответствуют оперативному ,V 11,

На вход узла 18 управлени  из микропроцессора поступают: сигнал ОБМ, фиксирующий начало процедур адресного чтени  и записи; сигнал НП сопровождени  операции чтени  начального адреса в микропро- цессор при пуске системы; сигнал ДЧТ сопровождени  операции чтени  данных в микропроцессор; сигнал ДЗП сопровожде- нии операции записи: сигнал УСТ-П начальной установки; сигнал ПРР разрешени  чтени  адреса вектора прерывани  в микропроцессор .

Из узла 18 в микропроцессор выдаютс : сигнал ОТВ-А, фиксирующий окончание ад- ресной фазы з процедуре обмена; сигнал ОТВ-Д, оповещающ.ий микропроцессор о приеме выдаваемой им информации либо о подаче информации на его вхо сигнал ЗПР запроса прерывани ; сигнал ПЗ запрета работы микропроцессора.

Функциональна  схема узла 18 содержит логические элементы И 30, ИЛИ 31, НЕ . 32, ИЛИ-НЕ 34 и триггеры 29 синхронизации , обеспечивающие формирование управл ющих сигналов и соблюдение необходимых временных соотношений между ними, С целью повышение надежности в цепи выработки сигналов управлени  включены мажоритарные элементы 33 и схема мажоритарного элемента 36.

Сигнал ЗПА формируетс  на основе сигнала ОБМ с помощь ю логической схемы, содержащей два триггера синхро н12 з ции и мажоритарный элемент. Сигнал ОТВ-А вырабатываетс  на выходе триггера, который устанавливаетс  в ноль по заднему фронту

сигнала ЗПА и возвращаетс  в единичное состо ние при установке в ноль сигнала ОТВ-Д, Сигналы ОБР1, ОБР2, ЗПВУ, ЧТВУ, РПР1, РПР2, ВНА, УТР, ЗПР, УСТ вырабатываютс  в соответствии с выражени ми:

А14 ОБМ ОТВ-Д;

А14 А13 А12 ОБМ ОТВ-Д; А14 А13 А12 ОБМ ОТВ-Д; А14 А13 А12 ОБМ ОТВ-Д; -JTIPJ ОТВ-Д;

-ТПРГ ТПР2 ОТВ-Д;

25

.ВНА ДЧТУНП; V ЗПА; УТПР2;

0

5

0

5

0

5

УСТ УСТ-П V ПВ;

где ЧТ и ЗП - сигнал на инверсных выходах триггеров, принимающих сигналы ДЧТ и ДЗП соответственно; ОБМ - Сигнал на ин- версном в ь1 ходе триггера, принимающего

сигнал ОБМ; V ЗП: ПВ - признак с выхода узла 16 контрол ; ТПР1 , ТПР2 - сигналы на выходе регистра 37.

Сигнал ВВОД соответствует сдвинутому во времени сигналу ДЧТ, Сигналы СПП и СПП2 вырабатываютс  на вь1ходах триггеров , входы синхронизации которых управл ютс  сигналом с выхода счетчика 35,. На входы установки в единицу этих триггеров подан сигнал УСТ, на входы установки в ноль-импульсный сигнал, формируемый по переднему фронта признака ПВ, Сигнал ПЗ вырабатываетс  триггером, установка в единицу которого производитс  в результате формировани  единичного значени  сигнала С, определ емого выражением

С-ДЧТ--А дчт-в дчт-с.

Это выражение соответствует резервному каналу А, выражени  дл  других каналов имеют аналогичный вид.

Функциональна  схема таймера (см, фиг,6) содержит входной коммутатор 44, на выход которого передаетс  либо сигнал метки времени СМВ (при ), либо сигнал ВК15 (при в режиме тестировани ). Сигнал с выхода коммутатора 44 через цепь, содержащую триггеры 46 и мажоритарный элемент 45, подаетс  на счетный вход 16- разр дного счетчика 38, Триггеры св заны с элементом 45 таким образом, что обеспечиваетс  синхронность подачи импульсов на счетные входы счетчиков во всех резервных разр дах. При значении сигнала элемент 45 реализуетфункциютолосовани  по принципу 2 или при на выход этого элемента передаетс  сигнал СИ с выхода триггера. Информационные входы счетчика 38 и регистра 39 уставки св заны с магистралью АД, что обеспечивает возможность записи в них данных по сигналам ЗПСЧ и ЗПРУ соответственно. При равенстве состо ний счетчика и регистра уставки на выходе схемы АО сравнени  вырабатываетс  сигнал, обеспечивающий формирование единичного значени  сигнала ТПР2. Через выходной коммутатор 42 на вход первой схемы 43 ключей передаетс  код либо с выхода регистра 39 (при ), либо с выхода буферного регистра 41 (при ). При единичном значении сигнала ЧТТ данные с входа схемы 43 передаютс  в магистраль АД. Если сигнал , состо ние регистра 41 соответствует состо нию счетчика 38. В интервале времени, когда , разрываетс  информационна  св зь между счетчиком и буферным регистром, что обеспечивает устойчивость считываемой в магистраль АД информации о состо нии счетчика (код в счетчике в этом интервале времени может измен тьс  в результате поступлени  сигнала на его счетный вход).

Сигналы ЧТТ, ЗПРУ, ЗПСЧ вырабатываютс  в соответствии с выражени ми:

А3 ЧТВУ

ЗПРУ--АЧ АО ЗПВУ

A3 и АО ЗПВУ где АЧ, A3 и АО - сигналы, соответствующие разр дам кода адреса и поступающие с выхода регистра 10 адреса.

Если сигнал , то обеспечиваетс  выдача в магистраль АД кода адреса вектора прерывани  АВПР2 через вторую схему 50 ключей. С помощью цепи, содержащей два триггера 46 и элементы ИЛИ 48, обеспечиваетс  формирование импульса по заднему фронту сигнала РПР2, который сбрасывает в ноль триггер, формирующий сигнал ТПР2.

Функциональна  схема узла приема прерываний (см.фиг.7) содержит входной коммутатор 51, через который передаютс  либо сигналы прерывани  СПР1-СПР16 (при ), либо код ВК (15-0) (при в режиме тестировани ). Цепь, содержаща  регистры 52 и 54 и схему 53 мажоритарных элементов, обеспечивает синхронную передачу сигналов прерывани  на входы шестнадцати однотипных логических схем 55 во всех резервных каналах. При значении сигнала мажоритарные элементы схемы 53 работают в ре. голг С.. ппи .1;: по принципу 2 из 3 при УМОП- 1 в регистр Г- через схему 53 передаетс  состо нг.а ро(и- стра 52. На выходе регистра С)-- Формируетс  5 слово P Pi5Pi iРО. Сигнал нл выходе элемента И 57 схемы 55 имеет единичное значение , если триггер 56 установлен в единицу, и имеют единичное значение сиг- налы mi и Pi на входе схемы. Ес т С1 ;гнал

0 , то значение сигнала на выходе триггера 58 определ етс  значением ciirH.g- ла на выходе элемента 57. При BFJO/ KO информационна  св зь между элементо.м 57 и . триггером 58 разрываетс . Если сигнал

5 и триггер 58 установлен в 1. вырабатываетс  сигнал сброса в О триггера 56. Выходные триггеры 58 всех схем 55 образуют 16-разр дное слово ПР(15-0). Выходы схем 55 подключены к входам элемента

0 ИЛИ 64, вследствие чего обеспечиваетс 

формирование сигнала ТПР1. С помоидью

сигнала ЗПРМ обеспечиваетс  занесение

информации из магистрали АД в регистр 59

маски, на входе которого вырабатываетс 

5 16-разр дное слово M mi5mi-imo. Через

выходной коммутатор 60 передаетс  либо слово М (при ), либо слово ПР (при ). При ЧТУПП 1 через первую схему 61 ключей в магистраль АД передаетс  код с

0 выхода коммутатора 60. При через вторую схему 62 ключей в магистраль передаетс  адрес вектора прерывани  АВПР1. Сигналы ЧТУПП, ЗПРМ, ЧТПР вырабатываютс  в соответствии с выражени ми:

5ЧТУПП АЧ A3 ЧТВУ,

A3 ЗПВУ, A3 АО ЧТВУ. По заднему фронту сигнала РПР1 переходит в нулевое состо ние триггер 65 и, как

0 следствие, принимает нулевое значение сигнал ТПР1. При чтении в магистраль АД слова ПР() на вход установки в единицу триггера 65 подаетс  сигнал с выхода элемента ИЛИ 64,

5 Функциональна  схема узла параллельного ввода-вывода (см. фиг.8) содержит 16- разр дный регистр 68, в который сигналом ЗПРГ производитс  запись информации из магистрали АД. К выходу регистра подклю0 чена схема 69, образованна  шестнадцатью элементами ИСКЛЮЧАЮЩЕЕ ИЛИ. Если сигнал , код на выходе схемы 69 соответствует коду на ее входе; при ОШ-Ч схема 69 инвертирует входной код. Если сигилл

5 , то через схему 67 мажорптарныл элементов информаци  с выхода 69 передаетс  на выход узпа: при УМОВ 41 схема 67 реализует функцию голосован;1  2 из 3. Через входной коммутатор 6G передг-ет- с  либо код ПК(15-0) (при ПТ О). либо i:o,a

ВК(15-ОХпри ПТ в режиме тестировани ). Схемы 67 мажоритарных элементов идентичны . Через выходной коммутатор 70 передаютс  либо код с выхода схемы 69 (при ). либо код с выхода схемы 67 (при ). Через схему 71 ключей при значении сигнала ЧТУПВВ 1 производитс  выдача инфорг 1ации из узла. Сигналы ЧТУПВВ и ЗПРГ формируютс  в соответствии с выражени ми:

ЧТУПВ АЧ A3 ЧТВУ, -АЗ АО ЗПВУ. Функциональна  схема узла контрол  (см, фиг.9) содержит коммутаторы 77 и 78, на входы которых поступают коды ЕПА. ЕПВ, ЕПС и ЕВА, EBB, ВВС из блока 3 исправлени  информации. Из фиг.1 следует, что к идентичным входам блоков 3 а разных резервных каналах подключены магистрали АД разных ре-червчых каналов. Вместе с тем, резервные кгзналы и, следовательно, блоки 3 однотипны. Это приводит к тому, что каждый резервный канал характеризуетс  индивидуальным соответствием входов коммутаторов 77 и 78 подаваемым на них кодам рассогласовани . Эти соответстви  приведень в тзбл.1.

Схема, приведенна  на фиг.9, соответствует каналу А. Третий коммутатор 79 при значении сигнала передает на свой выход код с выхода коммутатора 77, при - код с выхода коммутатора 78. Сигналы управлени  коммутаторами 77 и 78 фор- .мируютс  дешифратором 80, на вход которого подан управл ющий код yiyo. При на выходы коммутаторов передаютс  коды с первых входов, при - с вторых, при - с третьих. Значени  кодов рассогласовани  с входов коммутаторов 77 и 78 через коммутаторы 79 и 81 и схему 82 ключей передаютс  в магистраль А/,. Очевидно, что 80 всех резервных каналах в магистраль АД из узла контрол  долж- ны выдаватьс  однотипные коды рассогласовани  (например - во всех кана- лах выдаютс  коды ЕВА). Между тем а разных резервных каналах эти коды поданы на разные входы коммутаторов 77 и 78. Указанное требование выполн етс  в результате формировани  в каждом резервном канале индивидуальных значений управл ющих кодов yiyo. Конкретный код рассогласовани , передаваемый через коммутатор 77(78), задаетс  разр дами А1, АО адреса. Соответствие между адресными кодами А1АО и значени  кодов yiyo дл  различных резервных каналов приведено в табл.2.

На вход узла контрол  в каждом резервном канале подано индивидуальное значение кода номера канала НК1 НКО, причем

каналу А соответствует код 00. каналу В - код 01, каналу С - код 10. Значени  кодов yiyo в различных резервных каналах формируютс  в результате анализа значений кодов А1 АО и НК1 НКО. Соответствующие логические выражени  имеют вид:

V АО НКО V НК1 V НКО х

X А1 VHK1 АО,

V АО НК1 V НК1 V НКО х

XAOVHKO-A1.

Регистр 74 информационным входом св зан с магистралью АД. Запись информации в этот регистр производитс  сигналом ЗР, причем V A3 ЗПВУ. Единичное значение признака тестировани  ПТ формируетс  в результате установки единичного значени  сигналов P4-PG на выходе регистра 74. Утроение сигналов регистра выполнено с целью исключени  формировани  ложного значени  указанного признака при сбо х триггеров регистра в штатном режиме работы. Выходные сигналы РО, Р1 регистра 74 соответствуют сигналам УСТК и ПВ, Сигналы Р2, РЗ поданы на вхо,цы схемы 75 сравнени , котора  управл етс  также сигналами НКО, НК1. Сигнал только при и равенстве кодов РЗ,Р2 и НК1 НКО. Значени  сигналов УМОВ и УМОП определ ютс  состо нием разр дов регистра 74, причем Р9 и Р9. Использование сигнала Р9 снижает веро тность ложного формировани  этих сигналов в штатном режиме работы системы.

Через выходной коммутатор 81 информаци  с выхода регистра 74 передаетс  при . Схема 82 ключей обеспечивает выдачу информации из узла в магистраль АД, если сигнал ( V A3 ЧТВУ).

Система работает следующим образом.

1. Начальный пуск системы.

При нулевых значени х сигналов СУ2-А; СУ2-В, СУ2-С и СУ1-А, СУ1-В; СУ1-С на входах резервных каналов система вь,1ключена. Ее включение происходит в результате изменени  состо ний указанных сигналов. При этом сначала переход т в единичное состо ние сигналы СУ1-А, СУ1-В СУ1-С (и, соотеетственно, сигналы П1 на входах микропроцессоров ), а затем сигналы СУ2-А: СУ2-В, СУ2-С, вследствие чего синхронно устанавливаютс  единичные значени  сигналов П2 на входах микропроцессоров. Это обеспечивает синхронный переход в нулевое состо ние сигналов ДТЧ и НП на выходах микропроцессоров всех резервных каналов и формирование единичного значени  сигнала ВНА на выходе узла 18 управлени  (фиг.2). При указанном значении сигнала ВНА производитс  выдача в магист- АД кода адреса  чейки посто нного ЗУ

(НА), в которой хранитс  адрес первой команды программы пуска системы.

2. Чтение данных в микропроцессор из  чеек пам ти программно-доступных регистров .

Этому режиму работы соответствует временна  диаграмма, представленна  на фиг.10. Выполнение данной процедуры состоит из двух фаз: фазы выдачи из микропроцессора адреса  чейки пам ти или программно-доступного регистра и фазы чтени  данных.

В фазе выдачи адреса на магистрали АД микропроцессором выставл етс  код адреса . На основе сигнала ОБМ узлом 18 управ- лени  вырабатываетс  единичное значение сигнала ЗПА, в результате чего код, установленный на магистрали АД, записываетс  в регистр 10 адреса. Переход в ноль сигнала ЗПА обусловливает формирование нулевого значени  сигнала ОТВ-А, в результате чего микропроцессор снимает код адреса со своих выходов и вырабатывает нулевое значение сигнала ДЧТ. С этого начинаетс  выполнение фазы чтени  данных. Измене- ние сигнала ДЧТ вызывает формирование в узле 18 управлени  сигналов, с помощью которых считываемые в микропроцессор данные выставл ютс  на магистрали АД. При зтом устанавливаетс  единичное значе- ние сигнала ЧТ на выходе триггера 29, при- нимающего сигнал ДЧТ. Источник считываемой информации определ етс  в результате анализа логическими схемами узла 18 старших разр дов адреса, поступа- ющих в этот узел с выхода регистра 10. Если , то чтение производитс  из программно-доступного регистра одного из узлов 13-16. В этом случае формируетс  единичное значение сигнала ЧТВУ, посту- пающее во все указанные узлы. В узле, содержащем программно-доступный регистр, адрес которого соответствует коду на выходе регистра 10 (это определ етс  логическими схемами узла путем анализа младших разр дов адреса, поступающих с выхода регистра 10), производитс  выдача содержимого этого регистра в магистраль АД.

Если , то узлом 18 вырабатываетс  единичное значение сигнала ОБР 1, обес- печивающее выдачу в магистраль АД содержимого  чейки посто нного ЗУ 12, адрес которой определ етс  кодом, поступающим в это ЗУ с выхода регистра 10.

Если и разр ды А13,А12 одновре- менно не установлены в единичное состо ние , то узлом 18 вырабатываетс  единичное значение сигнала ОБР2, обеспечивающее выдачу в магистраль АД содержимого  чейки оперативного ЗУ 11, адрес которо определ етс  кодом, поступающим с выход; ре гистра 10. Значение сигнала ВВОД пнперс- но по отношению к сигналу ЧТ.

Единичные значени  сигналов ЧТВУ. ОБР1, ОБР2 вырабатываютс  при ну/тевом значении сигнала ОТВ-Д, который формируетс  узлом 18 и подаетс  на вход микропроцессора . Переход этого сигнала влечет за собой переход сигнала ДЧТ из нулевого состо ни  в единичное, прием данных в микропроцессор и завершение процедуры чтени .

В адресной фазе , вследствие чего через мажоритарные элементы блекл 3 исправлени  информации код адреса передаетс  от микропроцессора к входу регист- ра 10. В фазе чтени  сигнал и данные передаютс  по магистрали АД через блок 3 к микропроцессору.

3.Запись данных из микропроцессора в  чейки пам ти программно-доступных регистров .

Этому режиму работы системы соответствует временна  диаграмма, представленна  на фиг.11. Адресна  фаза данной процедуры аналогична рассмотренной. Фаза записи начинаетс  с установки микропроцессором записываемых данных на магистрали АД. Переход сигнала ДЗП на выходе микропроцессора из единично о состо ни  в нулевое вызывает формирование на выходе триггера 29 узла 18, принимающего этот сигнал, единичного значени  сигнала ЗП. Если состо ние старших разр доо адреса определ ет обращение к программно-доступным регистрам, то узел 18 вырабатывает сигнал ЗПВУ, поступающий в узлы 13-16. В результате анализа младших разр дов адреса в указанных узлах на основе и сигнала ЗПВУ формируетс  сигнал записи в программно-доступный регистр, адрес которого соответствует состо нию регистра

10.Это состо ние старших разр дов адреса определ ет обращение к оперативному ЗУ

11,вырабатываетс  единичное значение сигнала ОБР2.

Переход сигнала ОТВ-Д в нулевое состо ние влечет за собой возвращение к еди- ничному значению сигнала ДЗП и окончание выполнени  процедуры.

4.Прием сигналов прерывани .

В зтом режиме сигналы ПТ и УМОП, вырабатываемые узлом 16 контрол , имеют нулевое значение. Процедура прерывани  по сигналам, поступающим на входы узла 15 приема прерываний, начинаетс  при перо- ходе одного или нескольких сигналоп СП1- СП15 из нулевого состо ни  в единичное. Если прерывани  по этим сигналам разрешены (соответствующие разр ды регистра

50 маскм наход тс  в единичном состо нии), то триггеры 56 и 58 соответствующих логических схем 55 устанавливаютс  в 1, в результате чего вырабатываетс  единичное значение сигнала ТПР1 на выходе узла 15, который поступает в узел 18 управлени  и обеспечивает формирование нулевого значени  сигнала ЗПР, поступающего в микропроцессор . По окончании выполнени  -очередной команды микропроцессор переходит в режим приема адреса вектора прерывани . При этом (см, фиг.12) переходит в нулевое состо ние сначала сигнал ДЧТ, а затем сигнал ПРР. Сигнал ОБМ находитс  в единичном состо нии, что исключает ложнее формирование сигналов управлени  на выходе узла 18, Нулевое значение ПРР обусловливает формирование единичного значени  сигнала РПР1, который обеспечивает выдачу из узла IS вектора прерывани  АЕШР1, Переход сигнала ОТВ-Д в нулевое состо нме приводит к приему адреса вектора в микропроцессор и возврату в состо ние 1 смгмалов ДЧТ м ПРР, По заднему фронту сигнала РПР1 устанавливаетс  в О триггер влечет за собой переход в 1 сигнала ЗГТР на входе микропроцессора. По прин - TOP-iy адресу вектора гферывани  микропроцессор переходит к подпрограмме, содержащей команду пересылки содержимого программно-доступного регистра, об- резованного триггерами 58 узла 15, в микропроцессор. Выполнение процедуры чтени  указанного регистра сопровождаетс  форр ированием в узле 15 единичного значени  сигнала ЧТПР, что вызывает сброс в О триггеров 56 тех логических схем 55, триггеры 58 которых имеют единичное состо  нив. Таким образом, информаци  о требовани х прерь(взни  передаетс  в микропроцессор дл  анализа, а триггеры 58 по окончанми процедуры чтени  возвращаютс  в нулевое состо ние, что обеспечивает однократную передачу отдельного требовани  прерывани  в микропроцессор. Если во врем  выполнени  процедуры чтени  триггер 56 в схеме 55 {в нескольких схемах 55) устанавливаетс  в 1, то по окончании процедуры это приводит к установке в 1 соответствующих триггеров 58 и повторению процедуры отработки прерывани ,

5, Прием и выдача параллельного кода ,

В этом режиме разр ды регистра 74 узла 16 контрол  установлены в состо ни , при которых сигналы ,

Выдаваемый параллельный код заноситс  в регистр 68 в результате выполнени 

процедуры записи данных из микропроцессора в программно-доступный регистр. При этом формируетс  единичное значение сигнала ЗПРГ, Код с выхода регистра 68 через

схему 69 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и схему 67 мажоритарных элементов передаетс  на выход системы, не измен   своего значени .

Код ПК(15-0) с входа системы передает0 с  через входной коммутатор 66 и схему 67 мажоритарных элементов на вход коммутатора 70, не измен   своего ,значеии . Он поступает в микропроцессор в результате выполнени  процедуры чтени  из програм5 мно-доступного регистра. При этом формируетс  единичное значени  сигнала ЧТУПВВ,

6, Счет реального времени и отсчет временных интервалов,

0

Этот режим реализуетс  с помощью таймера 14, В данном случае сигнал , С помощью процедуры записи данных из МП Q счетчик 38 заноситс  исход5 ное значение реального времени, при этом формируетс  сигнал , после чего в результате по,дачи сигналов метки времени на вход CMS происходит непрерывное изменение состо ни  счетчика. Путем выпол0 нени  процедуры чтени  буферного регистра 41 производитс  передача значе- реального времени в микропроцессор, При этом вырабатываетс  сигнал и сигнал , вследствие чего регистр 41

6 отключаетс  от счетчика, обеспечива  устойчивое считывание содержимого регистра в микропроцессор даже в случае, когда процедура чтени  совпадает во времени с подачей импульса на счетный вход счетчика,

0

С помощью сигнала ЗПВУ в процедуре записи данных из микропроцессора в регистр 39 производитс  запись значени  временной установки. При переходе счетчика

5 38 в состо ние, соответствующее содержимому регистра 39, вырабатываетс  единичное значение сигнала на выходе схемы 40 сравнени  и, как следствие этого, производитс  установка в единицу сигнала ТПР2

0 требовани  прерывани . Отработка процедуры прерывани , вызванной этим сигналом , осуществл етс  аналогично отработке прерывани  по сигналу ТПР1 (см, п.4), В результате формировани  сигнала

5 производитс  передача в микропроцессор адреса вектора прерывани  АВПР2, По заднему фронту этого сигнала вырабатываетс  одиночный импульс, обеспечивающий сброс в О триггера, формирующего сигнал ТПР2,

7. Тестирование микропроцессоров, оперативных ЗУ и посто нных ЗУ резервных каналов.

Данна  процедура выполн етс  с использованием аппаратных средств блоков 3 рассогласовани  и узлов 16 контрол  резер- вных каналов системы. В начале процедуры тестировани  отдельного узла путем выполнени  двух операций записи в регистр 74 узлов 16 формируетс  единичное значение сигнала УСТК в каждом канале: при первой операции в разр д РО регистра заноситс  1, при второй - О, В результате производитс  установка в нулевое состо ние всех триггеров 3 блоках 3 рассогласовани . Вслед за этим на магистрали АД каждого канала выполн етс  последовательность операций записи данных из микропроцессора в оперативное ЗУ и чтени-  данных из ОЗУ и ПЗУ в микропроцессор, с помощью которых обеспечиваетс  передача в тести- руемый узел тестовых воздействий, сн тие с тестируемого узла реакций на эти воздействи , формирование эталонных значений реакций, выполнение в микропроцессоре операций сравнени  реакций с эталонными значени ми. В результате реализации на программном уровне соответствующего алгоритма тестировани  фиксируютс  отказы однотипных логических схем в двух резервных каналах. Наличие отказов в схемах тес- тируемых узлов отдельных резервных каналов определ етс  схемами фиксации рассогласовани  в блоках 3. Выполн   операции чтени  кодов рассогласовани  ЕПА, ЕПВ, ЕПС, ЕВА, EBB, ЕВС из узлов 16 и анализа их в микропроцессорах, можно определить место отказа с точностью до логической цепи узла отдельного резервного канала, определ ющий значение сигнала на отдельной линии магистрали АД. Коды рас- согласовани  позвол ют определить, имело ли место рассогласование при передаче данных от микропроцессора или к нему.

В качестве примера в табл.З приведены состо ни  i-ro разр да кодов рассогласова- ни  ЕПА, ЕПВ, ЕПС в различных резервных каналах на разных этапах тестировани  при наличии отказа(пример 1). После прохождени  теста в 1-х разр дах кодов ЕПВ во всех резервных каналах устанавливаютс  1, При считывании этих кодов в микропроцессоре зафиксировано наличие отказа в логической цепи канала В, соответствующей i-му разр ду магистрали АД.

Пример 2 в таблице демонстрирует со- сто ни  кодов рассогласовани  при выполнении процедуры диагностировани  неисправности в виде обрыва в цепи передачи сигнала АД(|) из резервного канала В в канал А. В данном случае после прохождени  теста устанавливаетс  в 1 i-й разр д кода ЕПВ только в резервном канале А. При чтении кодов ЕПВ и последующем их анализе в микропроцессоре наличие немспрйвно- сти зафиксировано, поскольку передача кодов в микропроцессор производитс  через слой мажоритарных элементов блоков 3 исправлени  информации. Вместе с тем, при передаче указанных кодов через блоки 3 фиксируетс  отличие значени  1-го разр да кода в канале А от значений аналогичных разр дов в остальных каналах. Теперь единичное значение 1-е разр ды кодов ЕПА во всех резервных разр дах. Производ  считывание и анализ кодов ЕПА в микропроцессоре , можно зафиксировать наличие рассматриваемой неисправности.

8. Тестирование узлов параллельного ввода-вывода, приема прерываний и таймера .

На врем  тестировани  данных узлов tj регистре 74 узла 16 контрол  устанавливаютс  единичные значени  разр дов Р4-Р6, вследствие чего формируетс  значение сигнала , которое обеспечивает п узле 13 передачу через входной коммутатор 66 кода ВК(15-0). Таким образом, в этом узле обеспечена возможность в рассматриваемом режиме записи из микропроцессора в регистр 68 определенных кодов (тестовых воздействий ) и чтени  в микропроцессор ответных кодов (реакций узла), значени  которых определ ютс  как содержимым регистра 68, так и состо нием всех остальных логических цепей узла.

Любые неисправности в схемах узла привод т к отличию значений ответных кодов от известных эталонных значений. Эти отличи  регистрируютс  микропроцессором (при наличии неи(,;1равностей одновременно в двух резервных каналах) либо схемами фиксации рассогласовани  блока 3 (при наличии неисправности в отдельном канале). Мажоритарные элементы по своей функциональной сути скрывают однока- нальные.отказы. В св зи с этим при тестировании всех схем узла, кроме мажоритарных элементов, формируютс  значени  путем записи в регистр 74 узла 16 соответствующего кодз. При этом схемы 67 переход т в режим передачи на свои выходы информации только с того входа, который св зан со схемами собственного резервного канала. Тестирование схемы мажоритарных элементов, св занной с выходом коммутатора 66, производитс  следующим образом: с помощью регистров 74 узлов 16 вырабатываютс  значени  , , т.е. режим голода- ни  по принципу 2 из 3 устаиавливаетсй

только дл  тестируемых мажоритарных элементов . В регистрах 74 всех резервных каналов задаютс  нулевые значени  разр дов Р2,РЗ, что приводит к формированию сигнала только в канале А (лишь в этом канлле форр ируетс  равенство кодов схемой 75 сравнени ). Следовательно, только в этом канале производитс  инвертирование ;(ода схемой 69 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. В результате на один из входов мажоритарных элементов тестируемой схе- мы г.одано ложное значение сигнала. Если аследствие неисправности сигналы на двух входах мажоритарного элемента (элементов ) имеют ложное значение, это приводит 1C ложному состо нию вывода соответствую- идего элемента, что фиксируетс  при анализе считываемой из узла информации. Путем установки других значений разр дов Р2,РЗ в регистре 74 пооиззодитс  формирование единичных значений сигнала ОШ1 в резервных каналах В и С. Полное тестирование рассматриваемой схемы мажоритарных элементов осуществл етс  в результате засылки в узлы 13 тестовых воздействий и анализа реакций при единичных значени х сигнала ОШ 1 последовательно во всех резервных ка(алах. Тестирование схемы мз- жоритзрыых .элеме1. тов, св занной с аыходо схемы 69, производитс  аналоп-ш- г ОприУМОВ 0, .

Значение ГГ1 --- 1 обеспечивает в узле 15 приема прерываний передачу через ком- iviyraTop 51 кода 8К(15-0), т.е. позвол ет имитировать сигналы прерывани , устзнав-  ива  соответствующие значени  разр дов регистра 68 в узле 13. Тестирование схем узлг; 15 (кроме мажоритарных элементов) производитс  путем записи в регистр 68 тестовых воздействий и анализа реакций, формируемых схемами рассматриваемого узла. При этом сигнал и в каждом резервном канале через схему 53 мажоритарных элементов передаетс  код с выхода регистра 52. Тестирование мажоритарных элементоа производитс  аналогично тому, как это осуществл етс  при тестировании узла 13. В данном случае , .

При тестировании таймера с помощью сигнала ВК15, значение которого задаетс  в результате записи информации в соответствующий разр д регистра 68, имитируютс  сигналы меток времени. Принцип тестировани  данного узла аналогичен тестированию узлов 13 и 15. .

9. Восстановление синхронной работы микропроцессоров.

В процессе работы системы еозможны сбои в микропроцессоре одного из-резервных каналов, которые привод т к тому, что

последовательность формируемых на выходах этого микропроцессора сигналов отлична от последовательностей сигналов, формируемых остальными микропроцессорами . В результате имеет место рассогласо- вание сигналов ДЧТ-А, AMT-I, ДЧТ-С. которое приводит в соответствующем ре- зервно м канале к формированию сигналов и ПЗ-0 в узле 18 контрол  и переводу микропроцессора в неработоспособное состо ние .

Процедура восстановлени  синхронной работы микропроцессоров производитс  с определенной периодичностью и начинаетс  сустановки.сигнала 16 путем записи-соответствующего кода в регистр 74. Этот сигнал подаетс  в узел 18 контрол , где по его переднему фронту формируетс  импульс , обеспечивающий сброс в О соответ- ствующих триггеров и формирование нулевых значений сигналов СПП1 и СПП2. В результате на входы всех микропроцессоров подаютс  нулевые значени  сигналов П1 и 2 и, как следствие, произведена начальна  установка схем микропроцессоров. Одновременно начинаетс  отсчет импульсов в счетчике 35. Когда старший разр д счетчика переходит в единичное состо ние, происходит изменение состо ни  одного из триггеров , подсоединенных к выходу счетчика, и установка единичного значени  сигналов СПП1 и П1, При переходе старшего разр да счетчика в ноль переключаетс  второй триггер и возвращаютс  в единичное состо ние сигналы СПП2 и П2. Указанные выше изменени  сигналов П1, П2 аналогичны их изменени м при процедуре начального пуска. вследствие чего микропроцессоры начинают синхронно работать (см. п.1). К моменту пуска сигналы ПЗ на входах всех микропроцессоров имеют единичное значение.

Режимы начального пуска и восстановлени  синхронной работы микропроцессоров различаютс  на программном уровне путем анализа состо ни  разр да Р1 регистра 74 (при начальном пуске он имеет нулевое значение).

Данна  система обладает следующими преимуществами по сравнению с известными системами.

1. Расширены функциональные возможности системы 3 результате введени  в ее состав узла приема прерываний и таймера. Без этих узлов невозможно построение эффективных цифровых управл ющих систем, работающих в режиме реального времени, поскольку алгоритмы управлени  объектами , как правило, требуют отсчета заданных временных интервалов и предусматривают возможность реагировани  на внешние событи , недетерминированные во времени (им соответствуют сигналы прерывани ). В предлагаемой системе обеспечена синхронность работы резервных каналов этих узлов резервировани .

2.Повышена надежность системы за счет введени  мажоритарных элементов в цепи управл ющих сигналов, которые обеспечивают выполнение процедур обмена информацией между микропроцессорами и  чейками пам ти, программно-доступными регистрами по магистрали АД; введени  исправл ющих слоев мажоритарных элементов в узел параллельного ввода-вывода, узел приема прерываний, таймер; резерви- ровани  логических схем, предназначенных дл  контрол  исправности аппаратуры системы; введени  в состав системы аппаратных средств, с помощью которых путем выполнени  с определенной пери- одичностью процедуры восстановлени  синхронной работы микропроцессоров производитс  восстановление нормального функционировани  микропроцессора в отдельном резервном канале после выхода его из синхронизма в результате сбо .

3.Значительно повышена контролепригодность системы в результате введени  в ее состав аппаратных средств, обеспечивающих автоматическое выполнение алгорит- мов самоконтрол  системы (автоматическое тестирование) с высокой точностью локализации места неисправности. Действительно , за счет введени  в систему схем фиксации рассогласовани  данных на ма- гистрал х АД резервных каналов и схем передачи формируемых ими кодов рассогласовани  в микропроцессоры,обеспечена возможность обнаружени  неисправностей

в отдельных каналах функциональных узлов с точностью до логических цепей, соответствующих отдельным разр дам магистрали АД (в том числе, обнаружение неисправностей в цеп х передачи сигналов магистрали АД из одного резервного канала в другие). В системе обеспечен полный самоконтроль посто нного ЗУ, оперативного ЗУ, самоконтролем охвачены все логические схемы узлов параллельного ввода-вывода, приема прерываний, таймера (за исключением входных коммутаторов, которые контролируютс  частично). Почти полностью контролируютс  микропроцессоры. Самоконтролем охвачены также аппаратные средства, обеспечивающие проведение тестировани , в том числе схемы фиксации рассогласовани  в блоке 3 исправлени  информации .

Claims (6)

1. Наличие в системе эффективных средств самоконтрол  позвол ет автоматизировать процесс контрол  исправмости ,чп- пзрзтуры системы в услови х про11 ;50дства и эксплуатации. Высока  точносгь локпли- зации места неисправности сокращает сроки проведени  наладочных работ при производстве аппаратуры, ее аосстановле- ни  в услови х эксплуатации. Это удешевл ет производство и эксплуатацию системы. Формула изобретени  1. Трехканальна  резервироианно  микропроцессорна  система, содержаща  в каждом резервном канале макропроцессор, блок исправлени  информации, блок пам ти и внешнего сопр жени , причем выход микропроцессора соединен с первым входом блока пам ти и внешнего сопр  кеи 1 , первый выход которого подключен к входу микропроцессора, информационный вход- выход микропроцессора каждого резервного канала соединен с одним sia ВХОДОР первой группы информационных входоа блоков исправлени  информации всех резервных каналов, ииформац /1ОМ1-1Ый вход- выход блока пам ти и внешнего сопр жени  подключен к одному i-ix входов второй группы информационных входов блоков исправлени  информации всех резервных каналов, о т л и ч а io щ а   с   тем, что. с целью расширени  функциональных возможностей, повышени  надежности и контролепригодности системы, каждый резервный канал содержит первый и второй триггеры, перЕзый и второй элементы И, мажоритарный элемент, причем. упрапл ю1Ц1-1й вхо,а бл ока исг1равлени  шчформацмп соединен с вторым выходом блока si BHCUI- кего сопр жени , второй и третий входы которого подключены к выходам блока исп- раолени  информации, входы первого элемента И сое,.т,ииены с входом резерпиого канала,и третьим выходом блока пам ти и BHeiiJHero сопр жени , входы второго элемента И подключены к входу резервного канала и-четвертому выходу блока пам ти и внешнего сопр жени , выход первого элемента И соединен с информационным входом первого триггера, выход которого соединен с входами мажоритарных элементов всех резервных каналов, выход второго элемента И соединен с входом микропроцессора , выход мажоритарного элемента подключен к информационному входу второго триггера, выход которого соединен с входом микропроцессора, управл ющие входы первого и второго триггеров соедике- ны с четвертым входом блока пам ти и внешнего сопр жени , входом микрогфо- цессора и входом данного резервного канала , п тый, шестой и седьмой сходы Dnofca пам ти и внешнего сопр жени  сседпнемы

   С входами резервного канала, п тый выход блока пам ти и внешнего сопр жени  подключен к выходу резервного канала, шестой выход блока пам ти и внешнего сопр же- нмл каждого резервного канала св зан, с входами блоков пам ти и внешнего сопр жени  всех резервных каналов, восьмые входы блоков пам ти и внешнего сопр жени  резервных каналов  вл ютс , входами двухразр диых кодов номеров резервных каналов,
2. 2. Система по п.1, о т л и ч а ю щ а   с   тем, что блок пам ти и внешнего сопр жени  содержит оперативное запоминающее устройство, посто нное запоминающее устройство , регистр адреса, узел параллельного Ешода-вывода, таймер, узел приема прерываний, узел контрол , узел управле- Hi -iH, узел ключей, причем информационный вход-выход блока соединен с входами-выходами оперативного ЗУ, узла параллельного ввода-выаода, таймера, узла приема преры- ванмй, узла контрол , с информационными выходами посто нного ЗУ и узла ключей, с /(Нфэрмациониым входом регистра адреса, регмстра адоеса подключен к адрес-. ны. « входам оперативного ЗУ, посто нного ЗУ, узла параллельного ввода-вывода, таймера , узла приема прерываний, узла конт- рол9, узла управлени , управл ющий вход регистра адреса св зан с первым выходом узпо угфавлени , второй выход которого подключен к управл  ощим входам опера- тивмого ЗУ, посто нного ЗУ, узла парал- лвл1зного врода-вь1 шда, тэймера, узла приема г рерываннй и узла контрол , а третий выход - к -управл ющему вхо,цу узла к.пючей, выхо,ц узла контрол  подключен к входам узла приема прерывани , таймера, узла параллельного ввода-вывода и узла уп- рзв ени55, вход которого соединен с выходами таймера и узла приема прерываний, выходы и входы дл  мажоритарных св зей узла управлени , узла параллельного ввода- вывода, таймера, узлэ приема прерываний подключены к шестому выходу и входам блока, второй, третий и восьмой входы которого соединены с входами узла контрол , второй вывод - с выходами узла управлени  и узла контрол , первый, третий и четвертый выходы - с входами узла управлени , а первый и четвертый входы - с входами узлами упревлени .
3. 3. Система по п.1, о т л и ч а ю щ а   с   тем, что блок исправлени  информации со- дерхсит однотипнь е одноразр дные узлы исправлени  информации, причем к управл ющему входу блока подключены соответственно первые-четвертые входы узлов, к первому выходу блока подключены первыетретьи выходы сигналов рассогласовани  узлов, к второму выходу-четвертые-шестые выходы рассогласовани  узлов, перва  группа информационных входов подключена к первым информационным входам-выходам , первым и вторым информационным входам узлов, а втора  группа мнформаци- .онных входов блока соединена с вторыми информационными входами-выходами,

   третьим и четвертым информа1(ионными входами узлов.
4. 4. Система по пп, 1 и 3, о т л и ч а ю щ а-   с   тем, что однозар дный узел исправлени  информации содержит первый и второй

   мажоритарные элементы, первы й и второй ключи, шесть однотипных, .схем фиксации рассогласовани  и инвертор, схема фиксации рассогласоаа|Чи  содержит триггер, элемент ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ

   ИЛИ, причем кг.ормационный оходчригге- ра подключен к выходу .элемента И.ПИ, входы которого св заны с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом триггера первые входы элементов ИСКЛЮЧАЮЩЕЕ

   ИЛИ первой, второй и тре гьей схем фиксации рассогласовани  св заны с входами первого мажоритарного элементз, выход которого подключен к информационному входу первого ключа и к вгооым входам

   элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первой , второй и третьей схем фиксации рассогласовани , первые управл ющие входы триггерогз которых объединены и подключены к первому входу узла, а сыхо,цы св заны

   с первым, вторым i/i третьим выходами сигналов рассогласовани  узла, первые вхо.й.ы злементов ИСКЛЮЧАЮЩЕЕ ИЛИ четвертой , п той, шестой схем фиксации рассогла- соваим  св заны с входами второго

   мажоритарного элемента, выход которого подключв - к информационному входу второго ключа м к вторым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ четвертой, п той и Чиестой схем фиксации рассогласовани ,

   первые управ/ Я10щие вхо,дь триггеров которых соединены с четвертым входом узла, а выходы - с четвертым-шестыг И выходами сигналов рассогласовани  узла, первый вход первого мажоритарного элемента

   объединен с выходом второго ключа и подключен к первому информационному входу-выходу узла, а его второй и третий входы подключены к первому и.второму информационным входам у.зла, первый вход второго

   мажоритарного элемента объединен с выходом первого ключа и подклиичен к второму информационному входу-выходу узла, а его второй и третий входы подключены к третьему и четвертому информ.зционнь м входам узла, вторые управл ющ1ле входы всехтригrepOB объединены и подключены к третьему входу узла, четвертый вход которого св зан с управл ющим входом второго ключа и входом инвертора, выход которого подключен к управл ющему входу первого ключа.
5. 5. Система по пп.1 и2,отличающа-   с   тем, что узел управлени  содержит триггеры, мажоритарные элементы, элементы И, ИЛИ, НЕ, элементы ИЛИ-НЕ, схему мажоритарных элементов, регистр, счетчик, причем входы первого, третьего, четвертого , восьмого триггеров, входы первого элемента ИЛИ-НЕ, первый вход второго элемента ИЛИ-НЕ и первый вход четырнадцатого элемента ИЛИ подключены к входу узла, адресный вход которого соединен с входами третьего, четвертого, п того и шестого элементов И, входы четвертого элемента ИЛИ и регистра подключены к входу узла, выход первого триггера через первый мажоритарный элемент соединен с входом второго триггера, выход которого подключен к входу синхронизации седьмого триггера , выход первого элемента ИЛИ-НЕ через второй мажоритарный элемент св зан с вы- ходом узла, входы третьего элемента ИЛИ подключены к выходам третьего и четвертого триггеров, а выход соединен с первым входом второго элемента И, выход которого черезтретий мажоритарный элемент св зан с входом п того триггера, выход п того триггера подключен к вхо,ду шестого триггера , выход которого св зан с входами первого и второго элементов И, выход первого элемента И соединен с первым входом пер- вого элемента ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИ- НЕ, а выход св зан с входом седьмого триггера , выход п того элемента И св зан с входом третьего элемента И и подключен к входу первого элемента НЕ, выход которого подключен к входу четвертого элемента И, входы шестого-одиннадцатого элементов И соединены с выходами регистра, первого, третьего, четвертого, п того и восьмого триггеров, третьего и четвертого элементов И, второго элемента НЕ, третьего э/.емента ИЛИ, а выходы подключены к входам схемы мажоритарных элементов, выходы которой соединены с выходами узла, выход четвер- того элемента ИЛИ подключен к входу дев того триггера, выход которого через четвертый мажоритарный элемент соединен с входом дес того триггера, выход второго триггера объединен с первым входом второго элемента ИЛИ и подключен к первому выходу узла, выход четвертого триггера св зан с вторым входом второго элемента ИЛИ, выход которого соединен с выходом узла, выходы п того, седьмого, дес того и четырнадцатого триггере подключены к выходу узла, входы счнхро -1-за1В1и первого-шестого, восьмого-одчни дцатого и четырнадцатого триггеров, а ,е сметный вход счетчика соедине н с входом узлп, второй вход второго элемента ИЛ1- М-1 : объединен с входом одиннадцатого триггера, первым входом двенадцатого злемеига И и подключен к входу узла, выход одиннадцатого триггера св зан с вторым входом двенадцатого элемента И, выход которого соединен с управл ющими входами двенадцатого и тринадцатого триггеров, выход второго элемента ИЛИ-НЕ подключен к входам двенадцатого-четырнадцатого триггеров и схемы мажоритарных элементов, выход счетчика св зан с входом двенадцатого триггера и через третий элемент НЕ с входом тринадцатого триггера, вход которого объединен с выходом двенадцатого триггера и подключен к выходу узла, а выход объединен с входом счетчика, первым входом четырнадцатого элемента И и подкпкхен к выходу узла, второй и третий входы тринадцатого элемента М через четвертый и п тый инверторы подключены к входам узла, выход четырнадцатого триггера св зан с входом четырнадцатого элемента И, выход которого соединен с первым входом п того элемента ИЛИ, вход четырнадцатого триггера св зан с выходом п того элемента-ИЛИ, второй вход которого подключены с выходу тринадцатого элемента И, входы мажоритарных элементов и схемы мажоритарных элементов подключены к шестому выходу и входам дл  мажоритарных св зей узла.
6. 6. Система по пп,1 и 2, о т л и ч а ю щ а-   с   тем, что узел контрол  содержит регистр , схему сравнени , коммутаторы, дешифратор , схему ключей, элементы И, ИЛИ, ИЛИ-НЕ, причем информационные входы первого и второго коммутаторов св заны с входами узла, а их управл ющие входы подключены к выходу дешифратора, входы которого соединены с выходами элементов ИЛИ, выходы первого и второго коммутаторов св заны с входами третьего коммутатора , выход которого подключен к информационному входу выходного коммутатора , к адресному входу подсоединены входы первого и второго элемснгов ИЛИ- НЕ, третьего, восьмого, дес того, одиннадцатого , двенадцатого элеменгоЕз И, управл ющий вход третьего коммутатор,. входы третьего элемента ИЛИ-НЕ. деа то- го, дес того, двенадцатого и тринадцатого элементов И, схемы сравнени  подк.пючены к входу узла, выходы вторе со и rfX irn-K эпе- ментов ИЛИ-НЕ соединены с влпд.-i-.-ii ;осьмого , дев того, одиннадцатого и тринадцатого элементов И, выходы элементов И с восьмого по дес тый подключены к входам первого элемента ИЛИ, выходы элементов И с одиннадцатого по тринадцатый св заны с входами второго элемента ИЛИ. вход-выход узла подключен к входу регистра и выходу схемы ключей, информационный вход которого св зан с выходом выходного коммутатора , а управл ющий вход подключен к выходу первого элемента И. к информационному входу выходного коммутатора подсоединен выход регистра, а управл ющий вход св зан с выходом третьего элемента И. к управл ющему входу узла подключены входы первого и второго элементов И, управл ющий вход регистра, выход первого элемента ИЛИ-НЕ объединены с входами первого и второго элементов И, выходы регистра св заны с выходами узла, с входами схемы сравнений, четвертого, п того и седьмого элементов И, выход четвертого элемента И .объединен с входом шестого элемента И и подключен к выходу узла, выход схемы сравнени  св зан с входом шее- того элемента И, выход которого подключен

   к выходу узла, выходы п того и седьмого элементов И соединены с выходами узла.

   Таблица 1

   Таблица 2

   Таблица 3

   atn н/,4чг, an, прр. acr-n

   ФигМ

   -о

   .S

   rj

   rji

   s

   }JЯ84

   f

   , to

   Ш Ш Q7

   i-

   K.

   :эМ ,

   S

   «тэ

   43

   - c-j C; t

   42

   v/

   Ц

   38

   fin

   1-- /iJ

   50

   fiBnP2

   Фиг.6

   Sf

   c TM

   И

   p

   45

   rw

   -

   7Л

   ; (5

   45

   СИ

   44

   C;

   I

   Обо

   Фиг. ID

   ТИ / Д1а-15)

   ОбП

   ЗП/1

   йзп зп

   ЗПВУ

   (ОБрг)

   5WJ

   Прерыбанив

   ГЯ

   (lff-0) Ш

   т

   ЦТ

   J7/P

   рт

   (РПР2)

   ш-д