JPS5911455A - 中央演算処理装置の冗長システム - Google Patents
中央演算処理装置の冗長システムInfo
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- JPS5911455A JPS5911455A JP57026406A JP2640682A JPS5911455A JP S5911455 A JPS5911455 A JP S5911455A JP 57026406 A JP57026406 A JP 57026406A JP 2640682 A JP2640682 A JP 2640682A JP S5911455 A JPS5911455 A JP S5911455A
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- JP
- Japan
- Prior art keywords
- cpu
- memory
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- operating system
- standby
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Safety Devices In Control Systems (AREA)
- Hardware Redundancy (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高信頼性を必要とする制御、例えば、シーケ
ンス制御及び直接制御（ＤＤＣ）に多用される中央演算
処理装Ｎ（Ｎ下、ｒｃＰＵＪと略す）の冗長システムに
関するものである。
ンス制御及び直接制御（ＤＤＣ）に多用される中央演算
処理装Ｎ（Ｎ下、ｒｃＰＵＪと略す）の冗長システムに
関するものである。
従来のこの種ＣＰＵの冗長／ステムとしては、プロセス
入出力装置（川下、「ＰＩＯ」と略す）を２系統のＣＰ
Ｕでアクセスするデュアルシステムと呼ばれるものがあ
った。すなわち、デュアルのＣＰＵはそれぞれＰＩＯか
ら共通の同一情報を得て同一のプログラムに基づき演算
を実行し、その両系のＣＰＵの演算結果は任意のサイク
ルブロック毎に互いに一致するかがチェックされ、正常
であればその演算結果に基づくプロセス出力を情報１五
１次されるようにな式れていた。
入出力装置（川下、「ＰＩＯ」と略す）を２系統のＣＰ
Ｕでアクセスするデュアルシステムと呼ばれるものがあ
った。すなわち、デュアルのＣＰＵはそれぞれＰＩＯか
ら共通の同一情報を得て同一のプログラムに基づき演算
を実行し、その両系のＣＰＵの演算結果は任意のサイク
ルブロック毎に互いに一致するかがチェックされ、正常
であればその演算結果に基づくプロセス出力を情報１五
１次されるようにな式れていた。
しかるに、従来のＣＰＵの冗長システムは上述したよう
なものとなっているため、ＰＩＯの情報を両系のＣＰＵ
に授受させる際のノ・−ドウエア的な困難性、及び互い
に動作する両系のＣＰｔＪのアクセス実行の際にはプロ
グラム的に同期を採らねばならないというソフトウェア
的な困難性を有していた。
なものとなっているため、ＰＩＯの情報を両系のＣＰＵ
に授受させる際のノ・−ドウエア的な困難性、及び互い
に動作する両系のＣＰｔＪのアクセス実行の際にはプロ
グラム的に同期を採らねばならないというソフトウェア
的な困難性を有していた。
そこで本発明は、上述のような従来のものの間顧点を解
消するためになされたもので、ＣＰＵの冗長システムと
して、通常は運転系のＣＰＵによる制御がなされ、待機
系ＣＰＵは自己診断等を実行し常時指令に基づき運転Ｃ
ＰＵに切換って制御を実行できるよう待機する冗長シス
テムを用い、最初に、待機系が何時でも運転系と切換れ
るように、情報転送路が正常であることを条件として、
ｌｌ＋制御系ＣＰＵのメモリ内容を予め待１幾系ＣＰＵ
のメモリに転送するとともに、プロセス出力のイメージ
情報をＰＩＯに転送し、次いで、運転系ＣＰＵがプログ
ラムの実行を行ない、その後運転系ＣＰＵが正常か否か
を判断して、異常時には、待機系に切換えて、待機系Ｃ
ＰＵのメモリの転送情報に基づき、再びプログラムの実
行を行なうことにより、容易にバンプレスにバックアッ
プを実沖１できる冗長システムを提供することを目的と
している。
消するためになされたもので、ＣＰＵの冗長システムと
して、通常は運転系のＣＰＵによる制御がなされ、待機
系ＣＰＵは自己診断等を実行し常時指令に基づき運転Ｃ
ＰＵに切換って制御を実行できるよう待機する冗長シス
テムを用い、最初に、待機系が何時でも運転系と切換れ
るように、情報転送路が正常であることを条件として、
ｌｌ＋制御系ＣＰＵのメモリ内容を予め待１幾系ＣＰＵ
のメモリに転送するとともに、プロセス出力のイメージ
情報をＰＩＯに転送し、次いで、運転系ＣＰＵがプログ
ラムの実行を行ない、その後運転系ＣＰＵが正常か否か
を判断して、異常時には、待機系に切換えて、待機系Ｃ
ＰＵのメモリの転送情報に基づき、再びプログラムの実
行を行なうことにより、容易にバンプレスにバックアッ
プを実沖１できる冗長システムを提供することを目的と
している。
Ｌ−１下、本発明を、システムのブロック轍成図たる第
１図及び制能１タイミングチャートヲ示す第２図につい
て説明する。第１図において、（２α）は第１のメモ！
Ｊ（ｉ）を有する運転系のＣＰＵたる第１のＣＰＵ、（
２ｂ）は第２のメモリ（１ｂ）を有する待機系のＣＰＵ
たる第２のＣＰＵ、（３）は該第１のＣＰＵ（２α）の
異常時に実行処理を切換るため運転系バス（５）、待機
系バス（６）及び入出力系バス（７）間を切換制能１す
る簡易構成のバス切換装置、（４）は温度、圧力等の物
理的及び化学的状態情報をＣＰＵで処理するため電気信
号に変換し、または、その逆の変換動作を行なうプロセ
ス入出力装着（ＰＩＯ）を示す。
１図及び制能１タイミングチャートヲ示す第２図につい
て説明する。第１図において、（２α）は第１のメモ！
Ｊ（ｉ）を有する運転系のＣＰＵたる第１のＣＰＵ、（
２ｂ）は第２のメモリ（１ｂ）を有する待機系のＣＰＵ
たる第２のＣＰＵ、（３）は該第１のＣＰＵ（２α）の
異常時に実行処理を切換るため運転系バス（５）、待機
系バス（６）及び入出力系バス（７）間を切換制能１す
る簡易構成のバス切換装置、（４）は温度、圧力等の物
理的及び化学的状態情報をＣＰＵで処理するため電気信
号に変換し、または、その逆の変換動作を行なうプロセ
ス入出力装着（ＰＩＯ）を示す。
第１図の冗長システムの動作を第２図Ａ−Ｄのタイミン
グごとに説明する。捷ず、第２ｕＡのパルス幅の期間に
おいては、第１のメモＩＪ（Ｉｔｌ）のメモリ内容を、
第２のメモリ（１ｂ）に転送するのに先立って行なわれ
る情ｉ転送路、すなわち、第１のメモリ（１α）、制御
系ノ（ス（５）、ノくス切換装置（３＋、待機系バス（
６）、第２のメモリ（１ｂ）力）らなる経路の正常か否
かのチェックが行なわれる。このチェック方法としては
、第１のメモリ（１α）７５１ら固定、または常時サイ
クル毎に変化する任意のノ（ターンを収集して、第２の
メモリ（１ｂ）に該ノ（ターンヲ書込み、その／くター
ンをチェ・ツクする方法、また、パターンに誤シ検出符
号、倖１１えば）＜１ノテイを生成し、その誤り検出符
号を通して、相手ｌ１１（メモリ（この場合においては
、第２のメモＩＪ （ｌｂ ）、）にチェックさせる方
法の何れでも良い。
グごとに説明する。捷ず、第２ｕＡのパルス幅の期間に
おいては、第１のメモＩＪ（Ｉｔｌ）のメモリ内容を、
第２のメモリ（１ｂ）に転送するのに先立って行なわれ
る情ｉ転送路、すなわち、第１のメモリ（１α）、制御
系ノ（ス（５）、ノくス切換装置（３＋、待機系バス（
６）、第２のメモリ（１ｂ）力）らなる経路の正常か否
かのチェックが行なわれる。このチェック方法としては
、第１のメモリ（１α）７５１ら固定、または常時サイ
クル毎に変化する任意のノ（ターンを収集して、第２の
メモリ（１ｂ）に該ノ（ターンヲ書込み、その／くター
ンをチェ・ツクする方法、また、パターンに誤シ検出符
号、倖１１えば）＜１ノテイを生成し、その誤り検出符
号を通して、相手ｌ１１（メモリ（この場合においては
、第２のメモＩＪ （ｌｂ ）、）にチェックさせる方
法の何れでも良い。
このチェックによって、上述の情報転送路力玉正常であ
ることが確認されたならば、筆２図Ｂのノ（ルス幅の期
間において、）くス切換装置（３）によって、填１のメ
モ！ｊ（１ｃＬ）内の全情報、ｆｌｌえば、プロセス出
力のイメージ情報、演算データのみならず、ＣＰＵの実
行制徒１に必要なプログラムカウンタ、スタックポイン
タ、ス ゲスレジスタ等の情報が第２のメモＩＪ（１
ｂ）に転送される。更に、第１のメモリ（１（Ｌ）内の
情報中プロセス出力のイメージ情報がプロセス入出力装
＃（４）に転送される。すなわち、これら動作により、
第１のＣＰＵ（２α）の現＠点における実行結果が、待
機系のメモリ、この場合においては第２のメモ！Ｊ（１
ｂ）及びＰＩＯ（４）を介して外部（図示せず）に写像
されたことになるのである。
ることが確認されたならば、筆２図Ｂのノ（ルス幅の期
間において、）くス切換装置（３）によって、填１のメ
モ！ｊ（１ｃＬ）内の全情報、ｆｌｌえば、プロセス出
力のイメージ情報、演算データのみならず、ＣＰＵの実
行制徒１に必要なプログラムカウンタ、スタックポイン
タ、ス ゲスレジスタ等の情報が第２のメモＩＪ（１
ｂ）に転送される。更に、第１のメモリ（１（Ｌ）内の
情報中プロセス出力のイメージ情報がプロセス入出力装
＃（４）に転送される。すなわち、これら動作により、
第１のＣＰＵ（２α）の現＠点における実行結果が、待
機系のメモリ、この場合においては第２のメモ！Ｊ（１
ｂ）及びＰＩＯ（４）を介して外部（図示せず）に写像
されたことになるのである。
しかして、このメモリ間の情報転送が終了した場合には
、第１のＣＰ Ｕ （２ｃＬ）は、次の段階のプログラ
ムを実行処理する。第２図Ｃにおけるパルスが該実行の
期間を示す。なお、この場合において、ＰＩＯ（４）及
び第１のＣＰＵ（２ａ）間の経路、すなわち、ＰＩＯ（
４１、入出力バス（７）、バス切換装置（３）、運転系
ハス（５）、第１のＣＰＵ（２ｃＬ）の経路は、プロセ
ス入力をリアルタイムに処理するため、常時開放されて
いる。すなわち、第１のｃ Ｐ Ｕ （２α）は、第１
のメモＩＪ（１ａ）の記憶内容及びＰ Ｉ Ｏ（４１の
入力情報を対象としてアクセスされるのである。
、第１のＣＰ Ｕ （２ｃＬ）は、次の段階のプログラ
ムを実行処理する。第２図Ｃにおけるパルスが該実行の
期間を示す。なお、この場合において、ＰＩＯ（４）及
び第１のＣＰＵ（２ａ）間の経路、すなわち、ＰＩＯ（
４１、入出力バス（７）、バス切換装置（３）、運転系
ハス（５）、第１のＣＰＵ（２ｃＬ）の経路は、プロセ
ス入力をリアルタイムに処理するため、常時開放されて
いる。すなわち、第１のｃ Ｐ Ｕ （２α）は、第１
のメモＩＪ（１ａ）の記憶内容及びＰ Ｉ Ｏ（４１の
入力情報を対象としてアクセスされるのである。
該第１のＣＰ Ｕ （２α）によるプログラムの１サイ
クルの実行が終了した場合には、続いて、第１のＣＰＵ
（２α）自身のチェックが行なわれる。車２図りにおけ
るパルス幅は、このチェック期間を示す。該チェックは
、第１のＣＰＵ（２α）自体によるセルフチェック、ま
たは、バス切換装置（５）による外部からのチェックの
何れの方法でも良い。
クルの実行が終了した場合には、続いて、第１のＣＰＵ
（２α）自身のチェックが行なわれる。車２図りにおけ
るパルス幅は、このチェック期間を示す。該チェックは
、第１のＣＰＵ（２α）自体によるセルフチェック、ま
たは、バス切換装置（５）による外部からのチェックの
何れの方法でも良い。
しかして、このチェックによって、第１のＣＰＵ（２α
）が正常であると判断されると、第２図Ａ中の第２＠目
のパルスに示すように、再び前述の情報転送路のチェッ
クが行なわれる。一方、このチェックによって、異常で
あることが判明したならば、ただちに、待（残糸のＣＰ
Ｕ、すなわち、第２のＣＰＵ（２ｂ）に制御が切ら換見
られる。この場合において、第２のメモリ（１ｂ）には
、既に、プログラムの前サイクルの情報、例えば、プロ
セス出力のイメージ情報等が転送されているので、第２
のＣＰ Ｕ （２ｂ）は、この情報に基づき、再び、現
サイクルの実行（第１のＣＰ Ｕ （９）が第２図Ｃの
パルス間に行なった実行処理）を遂行する。
）が正常であると判断されると、第２図Ａ中の第２＠目
のパルスに示すように、再び前述の情報転送路のチェッ
クが行なわれる。一方、このチェックによって、異常で
あることが判明したならば、ただちに、待（残糸のＣＰ
Ｕ、すなわち、第２のＣＰＵ（２ｂ）に制御が切ら換見
られる。この場合において、第２のメモリ（１ｂ）には
、既に、プログラムの前サイクルの情報、例えば、プロ
セス出力のイメージ情報等が転送されているので、第２
のＣＰ Ｕ （２ｂ）は、この情報に基づき、再び、現
サイクルの実行（第１のＣＰ Ｕ （９）が第２図Ｃの
パルス間に行なった実行処理）を遂行する。
これＮ降は、第２のＣＰＵ（２ｂ）が運転系を構成し、
第１のＣＰ Ｕ （２α）が待機系を構成して、上述の
処理を行なうのである。
第１のＣＰ Ｕ （２α）が待機系を構成して、上述の
処理を行なうのである。
Ｎ上のように、本発明は、通常二系中の一系のＣＰＵに
ょる制御がなされ、他の一系は異常暗に運転ＣＰＵに代
って実行制御できるよう待機する冗長システムを用いて
、最初に、待機系が何時でも運転系と切換え得るように
、情報転送路が正常であることを条件として、運転系Ｃ
ＰＵのメモリ内容を予め待機系ＣＰＵのメモリに転送し
ておくと共に、プロセス出方のイメージ情報−１ＰＩＯ
Ｋ転送し、次いで、運転系ＣＰＵがプログラムの実行を
行ない、その後、運転系ＣＰＵが正常か否かを判断して
、異常時には待機系に切換えて、待機系ＣＰＵが再びプ
ログラムの実行を行なうようにしたので、バンプレスの
バックアップシステムを簡易なハードウェアで、しかも
、通常のプログラム形態で達成できるという優れた効果
を有する。
ょる制御がなされ、他の一系は異常暗に運転ＣＰＵに代
って実行制御できるよう待機する冗長システムを用いて
、最初に、待機系が何時でも運転系と切換え得るように
、情報転送路が正常であることを条件として、運転系Ｃ
ＰＵのメモリ内容を予め待機系ＣＰＵのメモリに転送し
ておくと共に、プロセス出方のイメージ情報−１ＰＩＯ
Ｋ転送し、次いで、運転系ＣＰＵがプログラムの実行を
行ない、その後、運転系ＣＰＵが正常か否かを判断して
、異常時には待機系に切換えて、待機系ＣＰＵが再びプ
ログラムの実行を行なうようにしたので、バンプレスの
バックアップシステムを簡易なハードウェアで、しかも
、通常のプログラム形態で達成できるという優れた効果
を有する。
第１図は、本発明の冗長システムのブロック構成図、第
２図Ａ−Ｄは本発明の冗長システムの制御タイミングチ
ャートを示す。 代理人 葛 野 信 − 第１図 第２図
２図Ａ−Ｄは本発明の冗長システムの制御タイミングチ
ャートを示す。 代理人 葛 野 信 − 第１図 第２図
Claims (1)
- プロセス入出力装着からのデータをノ；ス切換装置を介
して入のして、実行制御する第１のＣＰＵと該ＣＰＵの
メモリからなる運転系と、該運転系の異常時に代って実
行制御すべく待機する第２のＣＰＵと該ＣＰＵのメモリ
からなる待機系とをイ庸え、通常は運転系による実行制
御を行ない、異常時に速やかに待機系に切換えるべく、
最初に、第１のＣＰＵのメモリからバス切換装置を経て
第２のＣＰＵのメモＩＪ ｔでの情報転送路の診断を行
ない、正常ならば、次に、前記１５ス切換装置が第１の
ＣＰＵのメモリ内の全記憶内容を第２のＣＰＵのメモリ
に転送すると共に、第１０ＣＰＵのメモリ内の情報中、
プロセス出力のイメージ情報を前記プロセス入出力装置
に転送し、続いて、第１のＣＩ） Ｕがプログラムを実
行し、該実行終了時に、第１のＣＰＵ自体の診断を行な
い、正常ならイ、次段階の情報転送路の診断処理に進み
、一方、異常ならば、待機系に実行制御を切換え、第２
のＣＰＵのメモリ内の前記転送情報に基づき、第２のＣ
ＰＵが再び前記のプログラムを実行することによって高
信頼性を速成したことを特徴とする中央演算処理装置の
冗長システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026406A JPS5911455A (ja) | 1982-02-18 | 1982-02-18 | 中央演算処理装置の冗長システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026406A JPS5911455A (ja) | 1982-02-18 | 1982-02-18 | 中央演算処理装置の冗長システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911455A true JPS5911455A (ja) | 1984-01-21 |
| JPS6218060B2 JPS6218060B2 (ja) | 1987-04-21 |
Family
ID=12192665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57026406A Granted JPS5911455A (ja) | 1982-02-18 | 1982-02-18 | 中央演算処理装置の冗長システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251443A (ja) * | 1984-05-28 | 1985-12-12 | Toshiba Corp | プログラマブルコントロ−ラのバツクアツプ装置 |
| JP2016013789A (ja) * | 2014-07-03 | 2016-01-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183035A (ja) * | 1987-01-27 | 1988-07-28 | 松下電器産業株式会社 | 食器洗い機のフイルタ−装置 |
| JPH0381060U (ja) * | 1989-12-06 | 1991-08-20 |
-
1982
- 1982-02-18 JP JP57026406A patent/JPS5911455A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251443A (ja) * | 1984-05-28 | 1985-12-12 | Toshiba Corp | プログラマブルコントロ−ラのバツクアツプ装置 |
| JP2016013789A (ja) * | 2014-07-03 | 2016-01-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218060B2 (ja) | 1987-04-21 |
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