JPS5941066A - 制御装置のデ−タ照合方法 - Google Patents
制御装置のデ−タ照合方法Info
- Publication number
- JPS5941066A JPS5941066A JP57150694A JP15069482A JPS5941066A JP S5941066 A JPS5941066 A JP S5941066A JP 57150694 A JP57150694 A JP 57150694A JP 15069482 A JP15069482 A JP 15069482A JP S5941066 A JPS5941066 A JP S5941066A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- data
- control
- controlling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高信頼性を要求される分野におけるマイクロプ
ロセサによる演算制御装置の冗長化システムのデータ照
合方法に関する○ 〔発明の技術的背景とその問題点〕 最近、マイクロプロセサの低価格化と高、機能化に対応
して、制御機能向上などを目的に従来のリレーロジック
やアナログ調整器のディジタル化が広く行なわれるよう
になってきた０この中で特に発電制御シスチン・におい
ては、装置故障による制御中断を避けるべく、演算制御
装置の冗長化が必要とさＡシ、従来エリ下記の機能が実
現さ７１．ている。
ロセサによる演算制御装置の冗長化システムのデータ照
合方法に関する○ 〔発明の技術的背景とその問題点〕 最近、マイクロプロセサの低価格化と高、機能化に対応
して、制御機能向上などを目的に従来のリレーロジック
やアナログ調整器のディジタル化が広く行なわれるよう
になってきた０この中で特に発電制御シスチン・におい
ては、装置故障による制御中断を避けるべく、演算制御
装置の冗長化が必要とさＡシ、従来エリ下記の機能が実
現さ７１．ている。
（１）同一の入力に対して２重化され、を各装置が同−
演算部Ｆｌ！を行い、出力結果を照合し、照合結果が一
致した時にだけ外部出力を更新１−る０（２）−力の演
算装置で故障が検出された時には、自動的に出力照合を
中止し、健全系の出力にＬり外部出力を更新する。
演算部Ｆｌ！を行い、出力結果を照合し、照合結果が一
致した時にだけ外部出力を更新１−る０（２）−力の演
算装置で故障が検出された時には、自動的に出力照合を
中止し、健全系の出力にＬり外部出力を更新する。
紀１図にこの機能を実現する制御装置の一例を示す。人
出力制御部１，３は双方とも同じ構成とな一つ°〔おり
、これらはマイクロプロセサにエリ制御され、入力部６
からの外部接点５の状態を読込むとともに、出力データ
を出力切換部９、出力部８を介して外部の１（Ｙ７へデ
ータを出力する。さらに入出力制御部１，３は相互に照
合データ転送パス１〕にエリ結合されていて、出力デー
タの−致を確認した後に、出力データを更新する機能を
有している。
出力制御部１，３は双方とも同じ構成とな一つ°〔おり
、これらはマイクロプロセサにエリ制御され、入力部６
からの外部接点５の状態を読込むとともに、出力データ
を出力切換部９、出力部８を介して外部の１（Ｙ７へデ
ータを出力する。さらに入出力制御部１，３は相互に照
合データ転送パス１〕にエリ結合されていて、出力デー
タの−致を確認した後に、出力データを更新する機能を
有している。
演算制御部２，４はそれぞれ入出力制御部１゜３とデー
タ転送パス１０にエリ結合されていて、制御装置として
必要な演′Ｊ￥、機能を分担するもので、双方とも同じ
構成でマイクロプロセサにより制御され、同一のプリグ
ラムが入っているものである。
タ転送パス１０にエリ結合されていて、制御装置として
必要な演′Ｊ￥、機能を分担するもので、双方とも同じ
構成でマイクロプロセサにより制御され、同一のプリグ
ラムが入っているものである。
出力切換部９ ｉＪ： ２つの入出力制御部１，３工り
出力される出力のうち、どちらを切りかえるものであり
、この出力切換部９で選択され比方の出力データが出力
部ｇ’ｆａｌ−介して外部のＲＹ７へ出力される。この
切換え制御は手動にエリ、または健全系の入出力制御部
で自動的に行えるようになっている。
出力される出力のうち、どちらを切りかえるものであり
、この出力切換部９で選択され比方の出力データが出力
部ｇ’ｆａｌ−介して外部のＲＹ７へ出力される。この
切換え制御は手動にエリ、または健全系の入出力制御部
で自動的に行えるようになっている。
第１図に示す↓うに、２′Ｍ化された制御装置において
、各々の制御装置内を２つＱブロセ・ｔすなわち、人出
力制御用と演算制御用に機能分担する目的は、演算制御
部における制御部ｎ機能を向上して、制御装置全体の処
理能力を向上させることにある。
、各々の制御装置内を２つＱブロセ・ｔすなわち、人出
力制御用と演算制御用に機能分担する目的は、演算制御
部における制御部ｎ機能を向上して、制御装置全体の処
理能力を向上させることにある。
この２重化された制御装置の動作を第２図に示す入出力
制御部のプルグラム動作フローチャート金参照しながら
説明する。
制御部のプルグラム動作フローチャート金参照しながら
説明する。
ステップ２１：入出力制御部１，３は入力部６より必要
なデータを読込み、内 部のメモリに格納する。
なデータを読込み、内 部のメモリに格納する。
ステップ２２：入出力制御部１．３はステップ２１で読
込んだ入力データを演 算制御部２，４へ送信する。
込んだ入力データを演 算制御部２，４へ送信する。
ステップ２３：入出力制御部１は演算制御部２より、入
出力制御部３は演算部 御部４エリ、演算結果データを 受信する。
出力制御部３は演算部 御部４エリ、演算結果データを 受信する。
ステップ２４ 人出力制御部１，３はステップ２５２３
で読込んだ入力データを照 合する＾めに、各々相手の入出 力制御部３，１へ送信する０こ のとき照合データ転送パス１１ を経由して交信する。
で読込んだ入力データを照 合する＾めに、各々相手の入出 力制御部３，１へ送信する０こ のとき照合データ転送パス１１ を経由して交信する。
ステップ２６ ここで入出力制御部１，３はス２２ テ
ップ２４で送信したデータと、ステップ２５で受信した
データ とを照合比較し、相方のデータ が同一であＪｔばステップ２７の 出力データ更新処理をするが、 不一致を検出した時は出力デー タを更新しないで、ステップ ２１から処理を繰り返す。
ップ２４で送信したデータと、ステップ２５で受信した
データ とを照合比較し、相方のデータ が同一であＪｔばステップ２７の 出力データ更新処理をするが、 不一致を検出した時は出力デー タを更新しないで、ステップ ２１から処理を繰り返す。
第３囚は以上の処理をタイミングデャートで図示したも
のである。
のである。
以上エリ判明する↓うに、入出力制御部における出力デ
ータ照合処理に全点データ転送が必要であり、これに要
する時間が長くなればそれに応じて、制御装置全体の処
理能力が低下する欠点があった０ さらに大きな欠点として例えば入出力制御部１が故障し
た場合、演算制御部２が正常動作可能にもかかわらず、
制御装置全体としては、出力データの照合が不可能とな
り、入出力制御部３と、演算制御部４とによる１重系シ
ステムとなる信頼性低下があった。
ータ照合処理に全点データ転送が必要であり、これに要
する時間が長くなればそれに応じて、制御装置全体の処
理能力が低下する欠点があった０ さらに大きな欠点として例えば入出力制御部１が故障し
た場合、演算制御部２が正常動作可能にもかかわらず、
制御装置全体としては、出力データの照合が不可能とな
り、入出力制御部３と、演算制御部４とによる１重系シ
ステムとなる信頼性低下があった。
本発明はこのような現状に鑑み為されたもので、制御装
置全体の処理能力低下を防ぎながら、２！化構成部の相
互間全出力データの不一致を検出することができる制御
装置のデータ照合方法を提供することを目的とする。
置全体の処理能力低下を防ぎながら、２！化構成部の相
互間全出力データの不一致を検出することができる制御
装置のデータ照合方法を提供することを目的とする。
本発明は演算制御部と入出力制御部を異なるＣＰＵ素子
で機能分担したマルチプロセサ方式の制御装置を２台並
列に設けて成る高信頼度２重化制御システムにおいて、
２重化された各演算部からの出力データ照合比較麩理を
演算部からのデータ転送と同時に行い不一致検出を短時
間で行うことと、かつ、入出力部の片系が故障した場合
にも残る片系に↓る出力データ照合比較処理を可能とす
ることとによる高信頼度の誤出力防止を特徴とする。
で機能分担したマルチプロセサ方式の制御装置を２台並
列に設けて成る高信頼度２重化制御システムにおいて、
２重化された各演算部からの出力データ照合比較麩理を
演算部からのデータ転送と同時に行い不一致検出を短時
間で行うことと、かつ、入出力部の片系が故障した場合
にも残る片系に↓る出力データ照合比較処理を可能とす
ることとによる高信頼度の誤出力防止を特徴とする。
本発明による一実施例をＭ４図を参照しつつ説明する。
第１図に示した従来例のハードウェア構成と異なる部分
は、照合データ転送パス１１が無くなった代りに、デー
タ転送パス４ｏが４つのマイクロプロセサに↓る各制御
部を相互に又借可能な工うに結合している２点である。
は、照合データ転送パス１１が無くなった代りに、デー
タ転送パス４ｏが４つのマイクロプロセサに↓る各制御
部を相互に又借可能な工うに結合している２点である。
他の部分に１）いては第１図と同じであるため、説明を
省略する。
省略する。
本発明によれば、例えば、演算制御部２は入出力制御部
１へも、入出力制御部３へも同時にデータ転送パス４０
を介して、送信可能となる０このデータ転送パス２ｏの
実現は、計算機システムで使用されているデータリンク
方式や接点入出力方式などの公知の技術で可能なもので
ある。
１へも、入出力制御部３へも同時にデータ転送パス４０
を介して、送信可能となる０このデータ転送パス２ｏの
実現は、計算機システムで使用されているデータリンク
方式や接点入出力方式などの公知の技術で可能なもので
ある。
本発明による動作を第５図に示す入出力制御部プログラ
ム動作フローチャートにエリ説明する。
ム動作フローチャートにエリ説明する。
ステップ５１：これはステップ２１と同一の機能であり
、入出力制御部１．３ は入力部６エリ必要なデータを 読込み内部メモリに格納する。
、入出力制御部１．３ は入力部６エリ必要なデータを 読込み内部メモリに格納する。
ステップ５２：これはステップ２２と同一の機能であり
、ステップ５ノで読込 んだ入力データを演算制御部２゜ ４へ送信する。
、ステップ５ノで読込 んだ入力データを演算制御部２゜ ４へ送信する。
ステップ、ダ３：入出力制御部１，３ｔま演算制御部２
からの演算結果データを受 侶し、内部のメモリに格納する。
からの演算結果データを受 侶し、内部のメモリに格納する。
ステップ５４：入出力制御部１，３は演算制御部４から
の演算結果データを受 信し、内部のメモリへ格納、する。
の演算結果データを受 信し、内部のメモリへ格納、する。
ステップ５５ニスデツプ５．９ 、５４で読込んだ双方
の演算結果データを照合す る。不一致を検出すれば出力部 呆′ｆＫ：更新しないで、再びステッ プ５１からの処理をＮ！返す。
の演算結果データを照合す る。不一致を検出すれば出力部 呆′ｆＫ：更新しないで、再びステッ プ５１からの処理をＮ！返す。
ステップ５６：照合結果の−・致した最新演算結升シデ
ータを出力部へ出力する。
ータを出力部へ出力する。
第６図に本発明にＪる２重化制御装置の動作タイミング
チャートを示す。なお、ステップ５５の処理において、
照合結果が不一致になったときは、この状態と、各入出
力制御部１，２の内部故障状態を外部に警報として出力
することで出力切換部９の選択を制御して自動的に健全
系の出力に工り制御を続行できる。
チャートを示す。なお、ステップ５５の処理において、
照合結果が不一致になったときは、この状態と、各入出
力制御部１，２の内部故障状態を外部に警報として出力
することで出力切換部９の選択を制御して自動的に健全
系の出力に工り制御を続行できる。
つぎに、２重化された入出力制御部のどちらか片方が故
障して入出力制御機能を発揮しなくなったときの動作を
説明する。仮に入出力制御部Ｉが故障してしまったとす
る。このとき演算制御部２は、入出力制御部１から送信
されてくる入力部６からの入力データをいくら期待して
も受信できない０数サイクルの間受信できなかったこと
を条件に演算制御部２は故障直前の入力データによる演
算出力結果と、これの付属情報としての切換指示を含ん
だデータを各入出力制御部１，３ヘデータ転送パス４０
を介して出力しておく。健全系の入出力制御部３はこの
切換指令信号をもとに出力切換部９を入出力制御部３エ
リ出力するように切換える。
障して入出力制御機能を発揮しなくなったときの動作を
説明する。仮に入出力制御部Ｉが故障してしまったとす
る。このとき演算制御部２は、入出力制御部１から送信
されてくる入力部６からの入力データをいくら期待して
も受信できない０数サイクルの間受信できなかったこと
を条件に演算制御部２は故障直前の入力データによる演
算出力結果と、これの付属情報としての切換指示を含ん
だデータを各入出力制御部１，３ヘデータ転送パス４０
を介して出力しておく。健全系の入出力制御部３はこの
切換指令信号をもとに出力切換部９を入出力制御部３エ
リ出力するように切換える。
この数サイクルの切換期間中は当然出力データ照合不一
致が入出力制御部３で発生しているはずだから、出力部
８への出力データは故障直前のデータが出たままの現状
糾楯の状態に力、つている。
致が入出力制御部３で発生しているはずだから、出力部
８への出力データは故障直前のデータが出たままの現状
糾楯の状態に力、つている。
ここで演着、制御部２は入出力制御部１からの受信を入
出力制御１部３からの受信に切換えるようにする０こＪ
ｔが可能になるのは９本発明によるデータ転送パス４０
の結合力式の故であり、第１図に示した従来例では不可
能のことであつｆｃ。
出力制御１部３からの受信に切換えるようにする０こＪ
ｔが可能になるのは９本発明によるデータ転送パス４０
の結合力式の故であり、第１図に示した従来例では不可
能のことであつｆｃ。
入出力制御部３から入力データを受信量、／＋Ａした以
降は演算制御部２とし、て正常な演オ結果出力を出力デ
ータとしてデータ転送パス４０へ出力するはずであり、
故障した人出力制御部１だりを除外した状態で出力デー
タ照合による誤出力防止が可能となるのである。
降は演算制御部２とし、て正常な演オ結果出力を出力デ
ータとしてデータ転送パス４０へ出力するはずであり、
故障した人出力制御部１だりを除外した状態で出力デー
タ照合による誤出力防止が可能となるのである。
以上の説明、ｌ：す、本発明は入出力制御部１，３にお
けるデータ照合時のデータ交信処理光演算制御部２，３
の演算結果出力時に各入出力制御部１゜３が受信するこ
とにある。この発明により入出力制御部１，３相互間の
出力用データ転送処理が不要となり、このため制御装置
全体の入出力１サイクルの処理時間が短くなる。工・つ
て処理効率が向上すると同時に、データ転送パス１０の
共通化により、入出力制御部のどちらか一方が故障して
も出力データの照合処理が可能な高信頼度の制御装置が
実現できる○ 〔発明の効果〕 本発明を適用した制御装置においては、２重化された演
算制御部の照合および不一致検出が短時間に効率よく検
出可能となり、不一致時の誤出力が防止できるとともに
、制御装置どしての処理時間を短縮した高速、高信頼度
の機能が、提供できる。
けるデータ照合時のデータ交信処理光演算制御部２，３
の演算結果出力時に各入出力制御部１゜３が受信するこ
とにある。この発明により入出力制御部１，３相互間の
出力用データ転送処理が不要となり、このため制御装置
全体の入出力１サイクルの処理時間が短くなる。工・つ
て処理効率が向上すると同時に、データ転送パス１０の
共通化により、入出力制御部のどちらか一方が故障して
も出力データの照合処理が可能な高信頼度の制御装置が
実現できる○ 〔発明の効果〕 本発明を適用した制御装置においては、２重化された演
算制御部の照合および不一致検出が短時間に効率よく検
出可能となり、不一致時の誤出力が防止できるとともに
、制御装置どしての処理時間を短縮した高速、高信頼度
の機能が、提供できる。
第１図は従来の２Ｍ化された制御装置のブロック図、第
、２図は従来の入出力制御部の動作フローチャート、第
３図は入出力制御部と演算制御部の動作タイミングチャ
ート、第４図は本発明による一実施例のブロック図、嬉
５図は本発明による入出力制御部の動作フローチャート
、第６商は本発明による入出力制御部と演算制御部の動
作タイミング、チャートである。 １．３・・・入出力制御部、２，４・・・演算制御部、
５・・・外部接点、６・・・入力部、７・・・外部リレ
ー、８・・・出力部、９・・・出力切換部、１０，４０
°・・データ転送バス、１ノ・・・照合データ転送ノ（
ス。 （７３１７）代理人 弁理士 則 近 点 佑 （は力
・１名）第１図 第２図 第３図 第４図
、２図は従来の入出力制御部の動作フローチャート、第
３図は入出力制御部と演算制御部の動作タイミングチャ
ート、第４図は本発明による一実施例のブロック図、嬉
５図は本発明による入出力制御部の動作フローチャート
、第６商は本発明による入出力制御部と演算制御部の動
作タイミング、チャートである。 １．３・・・入出力制御部、２，４・・・演算制御部、
５・・・外部接点、６・・・入力部、７・・・外部リレ
ー、８・・・出力部、９・・・出力切換部、１０，４０
°・・データ転送バス、１ノ・・・照合データ転送ノ（
ス。 （７３１７）代理人 弁理士 則 近 点 佑 （は力
・１名）第１図 第２図 第３図 第４図
Claims (1)
- 演算制御部と入出力制御部を異なるＣＰＵ素子で機能分
担したマルチプロセサ方式の制御装置を２台並列に設け
て成る高信頼度２重化制詐装置において、２重化された
各演算制御部からの出力データ照合比較処理を前記演算
部からのデータ転送と同時に行い、不一致検出を短時間
で行うことと、かつ前記入出力制御部の片系が故障した
場合にも残る片系による出力データ照合比較処理を可能
とすることを特徴とし之制御装置のデータ照合方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150694A JPS5941066A (ja) | 1982-09-01 | 1982-09-01 | 制御装置のデ−タ照合方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150694A JPS5941066A (ja) | 1982-09-01 | 1982-09-01 | 制御装置のデ−タ照合方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5941066A true JPS5941066A (ja) | 1984-03-07 |
Family
ID=15502395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150694A Pending JPS5941066A (ja) | 1982-09-01 | 1982-09-01 | 制御装置のデ−タ照合方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721106A (ja) * | 1993-06-30 | 1995-01-24 | Nec Corp | ネットワーク管理方法 |
| WO2017033319A1 (ja) * | 2015-08-26 | 2017-03-02 | 株式会社日立製作所 | 制御システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154038A (ja) * | 1974-05-31 | 1975-12-11 |
-
1982
- 1982-09-01 JP JP57150694A patent/JPS5941066A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154038A (ja) * | 1974-05-31 | 1975-12-11 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721106A (ja) * | 1993-06-30 | 1995-01-24 | Nec Corp | ネットワーク管理方法 |
| WO2017033319A1 (ja) * | 2015-08-26 | 2017-03-02 | 株式会社日立製作所 | 制御システム |
| JPWO2017033319A1 (ja) * | 2015-08-26 | 2018-03-08 | 株式会社日立製作所 | 制御システム |
| GB2559681A (en) * | 2015-08-26 | 2018-08-15 | Hitachi Ltd | Control system |
| GB2559681B (en) * | 2015-08-26 | 2021-06-09 | Hitachi Ltd | Control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0227749B1 (en) | Fault tolerant data processing system and method therefor | |
| JP3206006B2 (ja) | 二重化バス制御方法及び装置 | |
| US4503496A (en) | Multi-microcomputer system with direct store access | |
| EP0287302B1 (en) | Cross-coupled checking circuit | |
| JPH052571A (ja) | プロセス制御システムにおいて一次データベースと二次データベースの両端相互検証を実行する方法 | |
| JPH01154242A (ja) | 二重ゾーンの耐欠陥コンピュータシステム | |
| JPS59183437A (ja) | コンピユ−タの自己検査回路 | |
| JPS5941066A (ja) | 制御装置のデ−タ照合方法 | |
| JP3063334B2 (ja) | 高信頼度化情報処理装置 | |
| JP4477739B2 (ja) | 冗長系情報処理システム | |
| JP2000298594A (ja) | フォールトトレラント制御方法および冗長コンピュータシステム | |
| JP3255934B2 (ja) | ベーシックプロセッシングユニット及び高信頼化コンピュータシステム | |
| JPS5911455A (ja) | 中央演算処理装置の冗長システム | |
| JPS5943450A (ja) | 二重化制御装置の入出力照合方法 | |
| JPS584427A (ja) | 複数のシリアルバスル−プを有するマルチコンピユ−タシステム | |
| JPS5812062A (ja) | 並列電子計算機システムの出力装置 | |
| JPH03233744A (ja) | 予備系ルート試験方式 | |
| Wirthumer et al. | Fault Tolerance for Railway Signalling Votrics in Practice | |
| JPS6321217B2 (ja) | ||
| JP3015537B2 (ja) | 電子計算機の二重化方式 | |
| JPS62284438A (ja) | ロツクドプロセツサ方式 | |
| JPS5998235A (ja) | 入出力制御装置 | |
| Yang et al. | A proposed fault-tolerant microcomputer system | |
| JP2790511B2 (ja) | 装置内監視切替方式 | |
| JP3015538B2 (ja) | 電子計算機の二重化方式 |