SU1406736A1 - Устройство дл формировани кодовых последовательностей - Google Patents

Abstract

Изобретение может быть использовано в системах автоматической обработки данных. Устройство дл  формировани  кодовых последовательностей содержит генератор 1, триггеры 2, 13, элементы ИЗ, 14, делитель 4 частоты, элемент 5 задержки, счетчик 6, блок (Б) 7 сравнени , счетчики 8, 15 адреса, Б 9, 16 пам ти, демуль- типлексор 10, элементы ИЛИ 11, 22, регистры 12, 17, формирователь 18 коротких импульсов, Б 19, 20 контрол , Б 21 каналов формировани  кодов триггеры 23, 24 контрол , вход 25 запуска устройства, вход 26 начальной установки, выход 27 устройства, выход 28 предвар ющего контрол  и контрольный выход 29 устройства. Устройство имеет повышенную достоверность функционировани  за счет контрол  Б пам ти в процессе формировани  кодовых последовательностей. 1 ил. (Л

Description

Изобретение относитс  к импульсно технике и может быть использовано в системах автоматической обработки данных.

Целью изобретени   вл етс  повышение достоверности функционировани  устройства за счет контрол  блоков пам ти в процессе формировани  кодо- вьк последовательностей.

На чертеже представлена структурна  схема предлагаемого устройства.

Устройство дл  формировани  кодо- вых последовательностей содержит генератор 1, первый триггер 2, элемент ИЗ, делитель 4 частоты, элемент 5 задержки, счетчик 6 импульсов, блок 7 сравнени , первый счетчик 8 адреса блок 9 пам ти, демультиплексор 10, элемент ИЛИ 11, регистр 12, второй триггер 13, дополнительный элемент И 14, второй счетчик 15 адреса, блок 16 пам ти, регистр 17, формирователь 18 коротких импульсов, блоки 19, 20 контрол  кодов по нечетности, блок 21 каналов формировани  кодов, дополнительный элемент ИЛИ 22, триггеры 2 24 контрол , вход 25 запуска устройства , вход 26 начальной установки, выходы 27 устройства, выход 28 пред- вар ющего контрол  и контрольный выход 29 устройства, причем информационный вход триггера 13 подключен к уровню логической единицы, а синхро- вход объединен с синхровходом регистра 12 и подключен к выходу элемента 5 задержки, информационные входы регистра 12 соединены с выходами счетчика 15 адреса, а выходы соединены с информационными входами счетчика 15 адреса, вход сброса которого соединен с входом сброса счетчика 8 адреса , вход приема информации соедине с выходом элемента И 14, инверсный первый вход которого соединен с входом разрешени  счета счетчика В адреса и выходом блока 7 сравнени , второй вход соединен с выходом формировател  18, выходы и управл ющий выход блока 16 пам ти соединены с входами блока 19 контрол , выходы блока 9 пам ти соединены с входами блока 20 контрол , выходы блоков 19, 20 контрол  соединены с входами элемента ИЛИ 22, выход которого соединен с информационным входом триггера 23, синхровход которого соединен с выходом элемента ИЗ, R-вход объединен с R-входом триггера 24 и подклю

5

5 о 5 о 55

5

0

45

чен к входу 26 начапьной установки устройства, выход триггера 23  вл et- с  выходом 28 предвар ющего контрол  устройства и соединен с синхровходом триггера 24, информационный вход которого соединен с выходом блока 7 сравнени , выход триггера 24  вл етс  контрольным выходом 29 устройства.

Блоки 19, 20 контрол  вьтолнены на /сумматорах тго модулю два с инверсным выходом.

Триггер 24 дл  запоминани  сигнала контрол  выполнен на двух триггерах, первый из которых имеет входы общие с триггером 24, а выход соединен с синхровходом второго из триггеров, информационный вход которого соединен с уровнем логической единицы, вход сброса объединен с входом сброса первого Из триггеров, а выход  вл етс  выходом триггера 24.

Устройство работает следующим образом.

Предварительно в блок 9 пам ти записываетс  последовательность кодов - момента времени t (измер емых в тактах работы устройства относительно момента его запуска), в которые необходимо изменить значение хот  бы одного из выходов 27 устройства . Запись осуществл етс  начина  с нулевого адреса, который записываетс  по адресной шине в пор дке возрастани  значений кодов t.

В блок 16 пам ти записываютс  последовательно группы кодов. Кажда  группа кодов взаимооднозначно соответствует одному коду момента времени t из блока 9 пам ти и содержит коды номеров каналов (нри,что то же, самое, номеров выходов 27 устройства), которые измен ют свое состо ние в соответствующем моменту времени t такте работы устройства. В группе ко ды перечисл ютс  в произвольном пор дке . Код номера канала содержит дополнительный разр д, принимающий в последнем коде каждой группы единичное значение и нулевое значение в других кодах. Этот признак окончани  группы кодов считываетс  с управл ющего выхода блока 16 пам ти. Запись кодов группы в блок 16 пам ти происходит, начина  с максимального значени  адреса в сторону его убывани . Адрес на запись информации в блок 16 записываетс  по адресным шинам .

Пг рс д  .чпускпм ycTpiMirrna curFia- Jiop с входа 26 н;1члльно11 устаиогжи устройства сОрлсываютс  в нулевое состо ние счетчики 8, 15 адреса, триггеры 23, 2Д контрол , Т-триггеры и D-триггеры блока 21 каналов формировани  кодов, устанааливаютс  в единичное состо ние триггеры делител  А частоты и счетчика 6, а через элемент Ш1И 11 сбрасываютс  в ноль также регистр 17 и триггер 13.

Импульс запуска, поступающий по входу 25 на вход установки триггера 2, устанавливает его в единичное состо ние , разреша  прохождение импульсов с выхода генератора 1 через элемент И 3 на счетный вход счетчика 15 адреса , синхровход триггера 23 и через делитель 4 частоты на вход элемента 5 задержки, с выхода которого задержанные импульсы пониженной частоты, отмер юпи1е такты работы устройства, одновременно пост тпают на синхровход блока 21, синхровходы триггера 13 и регистра 12 и счетный вход счетчика 6. При этом триггер 13 устанавливаетс  в единичное значение путем приема посто нно поданного на информационный вход уровн  логической единицы,

8регистр 12 через информационный вход записываетс  код состо ни  счетчика 15 адреса, а счетчик 6 по первому импульсу переходит в следующее нулевое состо ние. Код с выходов счетчика 6 поступает на первые входы блока 7 сравнени . В это врем  блок

9пам ти считывает по нулевому адресу поступающему с выходов первого счетчика 8 адреса, первый код момента времени t. Этот код времени поступает на вторые входы блока 7 сравнени , который уменьшает значение кода на единицу младшего разр да и сравнивает полученный результат с кодом счетчика 6. Сигнал с выхода блока 7 сравнени  поступает на управл юи(ий вход демультигшексора 10, информационный вход триггера 24 и инверсный первый вход элемента И 14, разреша  при сравнении кодов работу демультиплексора

10и запреща  прохождение короткого импульса с выхода формировател  18 через элемент И 14 на вход приема информации счетчика 15 адреса.

Триггер 13 при установке в единичное состо ние разрешает сигналом с пр мог о ны.хо/ьч изменение состо ни  счетчик  13 ллреса под действием

0

5

5

0

5

0

5

0

5

поступаюии1Х на ci o Л1.1чит;жчций счст1п.|й вход синхросигналов. При этом смотчик 15 адреса формирует последовательность значенш адреса, по которым с выходов блока 16 пам ти через регистр 17 считываютс  коды номеров каналов группы. Считанные коды поступают далее на адресный лход демультиплексора 10.

Одновременно со считыванием из блока 16 пам ти последнего кода номера группы с управл ющего выхода этого блока снимаетс  единичный сигнал признака окончани  группы. Этот сигнал поступает на вход формировател  18, с выхода которого короткий импульс поступает через элемент ИЛИ 11 на вход сброса регистра 17 и на R- вход триггера 13, возвраща  их в исходные нулевые состо ни . Короткий импульс с выхода формировател  18 поступает также на второй вход элемента И 14, обеспечива  при несравненш кодов восстановлени  исходного в такте состо ни  счетчика 15 путем приема кода, запомненного в регистре 12. Таким образом, при несравнении кодов блоком 7 счетчик 15 адреса в следующем такте повтор ет последовательность формируемых адресов, а блок 16 пам ти повтор ет вьфаботку кодов гтзуп- пы.

При соответствии сравниваемых кодов демультиплексор 10 под действием поступающих на адресный вход кодов группы вырабатывает последовательно единичные значени  на соответствующих выходах. Под действием единичных значений, поступаюш -1х на входы блока 21, соответствующие входные Т-триггеры блока 21 инвертируют свои значени , а выходные D-триггеры блока 21 принимают сигналы с выходов всех Т- триггеров и выдают их на вькоды 27 устройства по импульсам с делител  4 частоты с наступлением нового такта , номер которого совпадает с номером такта на выходе счетчика 6. Таким образом происходит изменение сигналов на назначенных выходах 27 устройства в указанные моменты времени.

Одновременно в такте установлени  соответстви  сравниваемых кодов сигнал с выхода блока 7 разрешает переход счетчика 8 адреса в следующее состо ние под действием поступающего на его счетный вход сигнала с luinepc- ного выхода триггера 13 (при переходе триггера 13 в нулевое состо ние под действием короткого импульса). По новому значению кода выхода счетчика 8 адреса из блока 9 пам ти счи- тьшаетс  код следующего момента времени t. Этот код, сравнива сь со значени ми кода на выходах счетчика 6, отсчитывающего такты работы устройства , вновь определ ет такт, предшествующий изменени м на выходах 27 устройства , и сигналом с выхода блока 7 сравнени  разрешает подготовит (посредством демультиплексора 10 и Т- триггеров блока 21) изменение значений выходов 27 устройства.

При достижении счетчиком 6 максимального значени  сигнал переполнени  с выхода переноса поступает на вход сброса триггера 2 и переводит его в исходное нулевое состо ние. При этом элемент И 3 перестает пропускать импульсы с выхода генератора 1 и устройство заканчивает свою работу .

Коды, записанные в блоки 9, 16 пам ти , содержат также контрольные разр ды , дополн ющие эти коды до нечетного количества единиц. С выходов указанных блоков пам ти коды поступают на входы блоков 19, 20 контрол Блоки 19, 20 контрол  осуществл ют контроль поступающих на их входы кодов по нечетности и формируют сигнал контрол  К1 и К2, которые объедин ютс  на элементе ИЛИ 22. С выхода элемента ИЛИ 22 объединенный сигнал контрол  поступает на информационный вход триггера 23, в который принимаетс  по синхросигналам с выхода элемента ИЗ. С выхода триггера 23 сигнал контрол  поступает на выход 28 устройства, указыва  на неправильное считывание кодов из блоков 9, 16 пам ти не только в тактах их использовани  дл  изменени  выходов 27 устройства - подготовительных тактах -, но также и на предшествующих им тактах , что предупреждает о возможной ошибке в дальнейшей работе устройства . С выхода триггера 23 сигнал контрол  ностугЕает также на синхровход триггера 24, который принимает по этому сигналу значение сигнала с выхода блока 7 сравнени , подаваемого на информационный вход триггера 24. Таким образом триггер 24 принимает сигналы ошибки на подготовительных тактах, указ1 та  на неправильную

67366

работу устройства по его выходам 27. Сигнал контрол  с выхода триггера 4 поступает на выход 29 устройства.

5

0

0

Claims (1)

1. Формула изобретени 

   Устройство дл  формировани  кодовых последовательностей, содержащее генератор, первый и второй триггеры, элементы И и ИЛИ, делитель частоты, элемент задержки, счетчик, блок сравнени , первый и второй счетчики адреса , первый и второй блоки пам ти, демультиплексор, регистр, формирователь коротких импульсов и блок каналов формировани  кодов, выход генератора соединен с первьм входом элемента И, второй вход которого соединен с выходом первого триггера, установочный вход которого  вл етс  входом запуска устройства, выход элемента И соединен со счетным входом второго счетчика адреса и входом де5 лител  частоты, установочный вход которого соединен с установочным входом счетчика, входом сброса второго счетчика адреса и  вл етс  входом начальной установки устройства, а выход делител  частоты соединен с входом элемента задержки, выход которого соединен с синхровходом блока каналов формировани  кодов и счетным входом счетчика, выход переполнени  которого соединен с R-входом первого триггера, а информационные выходы соединены с первыми входами блока сравнени , вторые входы которого соединены с выходами первого блока пам ти, адресные входы которого соединены с выходами первого счетного адреса, вход сброса которого соединен с входом сброса блока каналов формировани  кодов и первьм входом элемента ИЛИ, а счетный вход соединен с инверсным выходом второго триггера, пр мой выход которого со.е- динен с входом разрешени  счета второго счетчика адреса, выходы которого соединены с адресными входами второго блока пам ти, управл ющий выход которого соединен через формирователь коротких импульсов с вторым входом элемента ИЛИ, выход которого соединен с R-входом второго триггера и

   входом сброса регистра, информационные входы которого соединены с выходами второго блока пам ти, а выходы соединены с адресными входами демуль5

   0

   5

   0

   типлексора, управл ющий вход которого соединен с выходом блока сравнени , а выходы соединены с информационными входами блока каналов формировани  кодов, выходы которого  вл ютс  выходами устройства, отличающеес  тем, что, с целью повышени  достоверности функционировани  устройства , в него введены дополнитель- ные элементы И и ИЛИ, первый и второй блоки контрол , дополнительный регистр и первый и второй триггеры контрол , причем информационный вход второго триггера подключен к уровню логической единицы, а синхровход соединен с синхровходом дополнительного регистра и подключен к выходу элемента задержки, информационные входы дополнительного регистра соединены с выходами второго счетчика адреса, а выходы соединены с информационными входами второго счетчика адреса,вход сброса которого соединен с входом сброса первого счетчика адреса, а вход .приема информации соединен с выходом дополнительного элемента И, инверсный первый вход которого сое

   динен с входом разрешени  счета первого счетчика адреса и выходом блока сравнени , второй вход соединен с выходом формировател  коротких импульсов , выходы и управл ющий выход второго блока пам ти соединены с входами второго блока контрол , выходы первого блока пам ти соединены с входами первого блока контрол , выходы первого и второго блоков контрол  соединены с входами дополнительного элемента ИЛИ, выход которого соединен с информационным входом первого триггера контрол , синхровход которого соединен с выходом элемента И, R - вход соединен с R-входом второго триггера контрол  и подключен к входу начальной установки устройства, выход первого триггера контрол   вл етс  выходом предвар ющего контрол  устройства и соединен с синхровходом второго триггера контрол , информационный вход которого соединен с вы- ходом блока сравнени , а выход второго триггера контрол   вл етс  контрольным выходом устройства.