SU1051585A1 - Устройство дл контрол полупроводниковой пам ти - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОП ПАМЯТИ; содержащее синхронизатор, блок управлени , первый счетчик адреса, формирователь тестовых сигналов, ко№лутаторы , блок сравнени  и блок сопр жени  уровней напр жени , первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов блока управлени  , а второй выход подключен к первому входу первого счетчика адреса, один из выходов которого соединен с первыми входами первого коммутатора и формировател  тестовых сигнгшов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход-которого м третий вход первого счетчика адреса соединены с выходом блока сравнени , причем четвертый выход формировател  тестовых сигнашов подключен к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопр жени  уровней напр жени  соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнени , второй вход которого подключен к первому выходу блока сопр жени  уровней напр жени , второй выход которого  вл етс  контрольным выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены четвертый коммутатор, второй счетчик адреса, блок задани  тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, один из входов которого и первый вход блока задани  тестов подключены к другим выходам блока управ (Л лени , другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задани  тестов , выходом синхронизатора и с выходом блока сравнени  и третьим входом блока задани  тестов, четвертый вход которого и четвертый вход блока сопр жени  уровней напр жени  подключены к другому высд ходу второго счетчика адреса, tHffi4 другие входы которого соединесд ны соответственно с первым и вторым выходами блока задани  тес00 тов и с выходом четвертого коммутаО1 тора, вторым входом формировател  тестовых сигналов и п тым входом блока задани  тестов, шестой вход и третий выход которого подключены соответственно к п тому выходу и к третьему входу формировател  тестовых сигналов, четвертый вход которого и управл ющие входы второго и третьего коммутаторов соединены с четвертым выходом блока задани  тестов , п тый выход которого подключен к четвертому входу первого счетчика адреса и п тому входу блока сопр жени  уровней напр жени , шестой вход и третий выход которого соединены

Description

соответственно с выходами peiliCTpa адреса ошибки и .первого коммутатора и с управл ющим входом четвертого коммутатора, информационные входы которого подключены к другим выходам первого счетчика адреса.

2. Устройство ПОП.1, ОТЛИч аю цеес  тем, что йлок задани  тестов содержит регистр сдвига, тй иггер, элементы И, элементы 2ИЙЛИ-ИЕ , элемент И-НЕ, элементы НЕ и группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом первого элемента И ,и входом первого элемента НЕ и с выходом первого элемента НЕ, другие информационные входы подключены к шине нулевого потенциала, тактовый вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подх ючены к первым входс1М элементов И-НЕ группы, выходы которых соединет ны с входами элемента И-НЕ, выход которого подключен к первому входу второго элемента И, входу второго элемента НЕ и первому входу первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом вто рого элемента НЕ, а третий вход подключен к первым входам второго и

третьего элементов 2И-ИЛ11-НЕ, второй и третий входа второго элемента 2И-ИЛИ-НЕ соединены с одним из

выходов регистра сдвига, четвертый вход подключен к выходу одного из элементов И-НЕ группы, а выход к первому входу первого элемента И, второй вход третьего элемента 2И-ИЛИ-НЕ соединен с пр мым выходом триггера, а третий вход - с и1|версным выходом и входом сброса триггера , установочный вход которого подключен к выходу третьего элемента 2И-ИЛИ-НЕ, второй вход второго элемента И соединен с выходом другого элемента И-НЕ группы, вторые входы элементов И-НЕ группы объединены , и  вл ютс  первым входом блока, входами которого с второго по шестой  вл ютс  четвертый вход первого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый вход третьего элемента 2И-ИЛИ-НЕ и . третий вход первого элемента 2ИИЛИ-НЕ соответственно, выходы

второго элемента И и второго элемента 2П-НЛИ-НЕ, пр мой выход

риггера, выходы элементов И-НЕ группы и выход элемента И-НЕ  вл тс  выходами блока.

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройст.вам.

Известно устройство дл  контрол  полупроводниковой пам ти, содержащее счётчик адреса, имитаторы вывода начального адреса и количества гщресов , блок сравнени  адреса, блок управлени  кодом числа, контрольный регистр числа, блок сравнени  чисел формирователь кода числа, счетчик циклов, блок сравнени  циклов, коммутаторы числа и адреса Cl 1.

недостатками устройства  вл ютс  больише аппаратурные затраты дл  управлени  адресом, низкое быстродействие и недостаточное количество тестовых программ.

Наиболее близким по технической сущности к предлагаемому  вл етс 

.устройство дл  контрол  полупроводниковой пам ти, содержащее синхронизатор , первый выход которого соединен со счетным выходом счетчика адреса, первый выход счетчика ад ,реса соединен с входом счетчика цик лой, выходы которого соединены с пер выми входами блока формировани  тестов , вторые входы которого соединены с вторыми выходами счетчика адреса , а выходы - с первыми входами блока контрол  информационного слова и блока св зи -с пам тью, выходы которого соединены с вторыми входами блока контрол  информационного слова , третьи входы которого соединены с вторыми входами блока св зи с пам тью и вторыми выходами синхронизатора , первые входы которого соединены с выходами пульта управлени , а второй вход - с выходами блока контрол  информационного слова 2.

Недостатки известного устройства - сложность перестройки при проверке устройства пам ти, различающихс  емкостью примен емых в них микросхем путем .смены соединительных колодок дл  конкретного типа ОЗУ, и отсутствие возможности автоматичес кой смены набора тестовых программ и фона, так как кажда  тестова  программа н фон устанавливаютс  автономно в блоке управлени , что усложн ет работу оператора и снижает быстродействие устройства.

Цель изобретени  - повышение быстродействи  устройства, а также повьнаейие достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  полупроводниковой пам ти, содержащее синхронизатор, блок управлени , первый счетчик адреса, формирователь тестовых сигналов, коммутаторы , блок сравнени  и блок сопр жени  уровней напр жени , первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов блока управлени , а второй выход поклю .чен к первому входу счетчика адреса , один из выходов которого соединен с первыми входами первого коммутатора , и формировател  тестовых сигналов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход которог и третий вход первого счетчика адреса соединены с выходом блока сравнени , причем четвертый выход формировател  тестовых сигналов подключе к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопр жени  уровней напр жени  соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнени , второй вход которого подключен к первому выходу блока сопр жени  уровней напр жени , второй выход которого  вл етс  контрольным выходом устройства , введены четвертый коммутатор , второй счетчик адреса, блок задани  тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, одни из входов которого и первый вход блока задани  тестов подключены к другим выходам блока управлени ., другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задани  тестов, выходом синхронизатора , выходом блока сравнени  и третьим входом блока задани  тестов, четвертый вход которого и четвертый вход блока сопр жени  уровней напр жени  подключены к другому выходу второго счетчика адреса , другие входы которого соединены соответственно с первым и вторым выходами блока задани  тестов и с выходом четвертого коммутатора , вторым входом формировател  тестовых сигналов и п тым входом блока задани  тестов, шестой вход и третий выход которого подключены соответственно-к п тому выходу и к третьему входу формировател  тестовых сигналов, четвертый вход которого и управл ющие входы второго и

третьего комментаторов соединены с четвертым выходом блока задани  тестов , п тый выход которого подключен к четвертому входу первого счетчика адреса и п тому, входу блока сопр жени  уровней напр жени , шестой вход и третий выход которого соединены соответственно с выходс1ми регистра адреса ошибки и первого коммутатора и с управл ющим входом четвертого коммутатора, информационные входы которого подключены к другим выходам первого счетчика адреса, а также тем, что блок задани  тестов содержит регистр сдвига , триггер, элементы И,, элементы 2И-ИЛИ-НЕ, элемент И-НЕ, элементы НЕ и группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом первого элемента И, входом первого элемента НЕ и с выходом первого элемента НЕ, другие информационные входы подключены к шине нулевого потенциала, тактовый

вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подключены к первым входам элементов И-НЕ группы, выходы которых соединены с входами элемента

И-НЕ, выход которого подключен к

первому входу второго элемента Н, входу второго элемента НЕ и первому . первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом второго элемента НЕ, а третий

вход подключен к первым входам

второго и третьего элементов 2И-ИЛИНЕ , второй и третий входы второго элемента 2И-ИЛИ-НЕ соединены с одним из выходов регистра сдвига, четвертый вход подключен к выходу одноо из элементов И-НЕ группы, а выход - к первому входу первого элемента И, второй вход третьего элемента 2И-ИЛИ-НЕ соединен с пр мым выходом

триггера, а третий вход - с инверсным -выходом и входом сброса .триггера , установочный вход которого подключен к выходу третьего элемента 2И-ИЛИ-НЕ, второй вход второго

элемента И соединен с выходом другого элемента И-НЕ группы, вторые

входы элементов И-НЕ группы объединены и  вл ютс  первым входом блока , входами которого с второго по шестой  вл ютс  четвертый вход первого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый вход третьего элемента 2И-ИЛИ-НЕ и третий вход первого элемента 2И-ИЛИНЕ соответственно, выходы второго элемента И и второго элемента 2ИИЛИ-НЕ , пр мой выход триггера, выходы элементов И-НЕ группы и выход элемента И-НЕ  вл ютс  выходами блока.

На фиг. 1 представлена фу кциональна  схема предлагаемого устройства ; на фиг. 2 - то же, блок задани ,  тестов;на фиг. 3 - то же, блок управлени ; на фиг. 4 - -рр же, вторсхй счетчик адреса.

Устройство содержит (фиг. 1) синхронизатор 1, блок 2 управлени , блок 3 задани  тестов, первый ечетчик 4 адреса, первый ко« в татор 5, второй счетчик 6 адреса, форкдарователь 7 тестовых сигналов, блок 8 сопр жени  уровней напр жени , регистр 9 адреса ошибки, второй 10 и третий 11 коммутаторы, блок 12 сравнени  и четвертый коммутат ч 13 и контролируемый блок полупроводниковой пам ти 14.

На фиг. 1 обозначены выходывходы 15-19 блока управлени , входа-выхода с второго по шестой 20-24 и выходы-входы с первого по п тый 25-29 блока задани  тестов, выход 30, управл ющий вход 31, информационный вход 32 четвертого ком (f TaTOpa и выход 33 устройства.

БЛОК задани  тестов содержит {фиг. 2) регистр 34 сдвига, первый 35 и второй 36 элементы И первый 37 и второй 38 элементы НЕ, первый 39, второй 40 и третий 41 элементы 2И-ИЛИ-НЕ, триггер 42, элементы , И-НЕ , 1исло р которых равно числу задаваемых устройством тестов, и элеме т И-НЕ 44.

Блок управлени  содержит (фиг, 3) переключатели 45-49. Вход 50 блока управлени  предназначен дл  подачи сигнала логической единицы.

Второй счетчик ащэеса содержит (фиг. 4) элемент 2И-ИЛИ-НЕ 51, элемент И 52, причем каждый разр д второго счетчика состоит из триггера 53, элементов ИЛИ 54 и 55, элемента НЕ 56 и элемента и 57. число разр доэ счетчика 6 определ етс  емкостью провер емой пам ти 14, а число разр дов счетчика 4 - максимальной емкостью микросхем пам ти.

Коммутатор 5 и регистр 9 адреса ошибки построены на элементах с третьим состо нием, т.е. элементах. Которые по управл юще входному сигналу переход т в состо ние высокого выходного сопротивлени  (третье состо ние) независимо от состо ни  информационных входов.

.УСТРОЙСТВО работает следующим Образом.

При включении питани  устанавливаютс  в исходное состо ние (нулевое ) счетчики 4 и б (фиг.1), блок 3, фозрмирователь 7 и блок 12. По сигналам с блока 2 устанавливаетс  4aCf обращени  к провер емому устроиству по выходу 15, объем-провер емого устройства по цеп м 17 и 18, режим проверки по цепи 19. По .

сигналу Пуск с выхода 16 блока 2 включаетс  синхронизатор 1, по выходу которого поступает счетный сигнал с периодом, равным циклу обращени  к контролируемому блоку. 5 Провер ема  оперативна  пам ть 14 може быть -выпалнеиа на полупроводниковых интегральных микросхемах, пам ти различной емкости, В св зи с этим адрес пам ти 14 ф ормируетс  двум  счетчиками: счетчиком 4, формирующим адрес микросхег., и счетчиком 6 , определ ющим номер микросхемы в пам ти 14. Управление счетчиком 6 осуществл етс  через ком5 мутатор 13, Счетчик 4 измен ет свое состо ние по счетному сигналу, поступающему с выхода 20 синхронизатора 1, от нулевого до максимального , вырабатыва при этом сигналы

Q переносов, соответствующие емкости примен емых в пам ти 14 микросхем пам ти.

На информационные входы 32 коммутатора 13 поступают сигналы перено5 сов с выходом счетчика 4, а на управл ющий вход 31 - сигналы с выхо1да блока 8, которые разрешают передачу на выход 30 сигнала переноса, который управл ет работой счетчика б. При наличии единичного уровн  напр жени  на входе 18 каждый разр д счетчика 6 работает в счетном режиме независимо от сигнала на входе 17 (фиг, 4), Частота сигнала, поступающего на тактовый вход триггеров 53 с выхода элемента 2И-ИЛИ-НЕ 51, определ етс  частотой разрешающих сигналов на 25 и 26.

При наличии нулевого уровн  напр жени  на входе 18 триггер 53 данно0 го разр да исключаетс  из счетного

режима, его состо ние опредегс етс  сигналом на входе.17, выход триггера 53 блокируетс  элементом И 57 и сигнал переноса на выходе 22

5 формируетс  триггерами 53 других разр дов, неисключенными из счетного режима. При исключении из счетного режима всех разр дов счетчика 6 обращение осуществл етс  к одной

П микросхеме пам ти 14, определ емой состо нием триггеров 53 счетчика б. Такое управление счетчиками 4 и б позвол ет легко устанавливать объем провер емой пам ти 14, котора  про- вер етс  с помощью тестовых последовательностей либо по полному объему пам ти (адресный тест, бег 1(0) по разр дам информационного слова), либо в объемеМикросхемы пам ти - тесты полупроводниковых

0 микросхем пам ти, которые могут быть типа п (где п - число разр дов микросхемы пам ти 14, например Марш), либо типа п (например, Галоп), При выполнении тестов по полному

5 объему провер емой пам ти 14 счетчи

ки 4 и 6 св заны сквозным переносом при выполнении тестов полупроводниковых микросхем пам ти перенос на счетчик 6 поступает после прохожде- . НИН теста в пределах емкости микросхемы пам ти.

В исходном состо нии блока 3 на .первом выходе регистра 34 (фиг. 2) высокий уровень напр жени , на ос тальны: - низкий. Высокий уровень напр жени  передвигаетс  с одного выхода регистрй 34 на другой по сигналу, поступающему на тактовый вход регистра 34 с выхода элемента i2И-ИЛИ-НЕ 39. На вторые входа элетментов И-НЕ по входу 19 поступают разрешающие или запрещающие сигналы с выхода блока 2. При совпадении единичного сигнала на выходе регистра 34 с разрешающим сигналом на выходе одного из элементов И-НЕ по вл етс  сигнал , поступающий с выхода 28 на вход формировател  7, который разрешает выполнениеданного теста. Сигнал на выходе элемента И-НЕ 44 управл ет прохождение сигнала на тактовый вход регистра 34. При по вле„нии сигнала на выходе одного из элементов И-НЕ , разрешающем выполнение выбранного теста, сигнал на выходе элемента И-НЕ 44 пропускает с входа 24 сигнал Конец теста (КТ ) с выхода формировател  7. По сигналу КТ единичный .сигнал передвигаетс  на следующий выход регистра 34. Если при этом единичный сигнал на выходе регистра 34 совпадает с запрещающим уровнем напр жени , то на выходе элемента И-НЕ 44 по вл етс  инверсный сигнгш по которому на тактовый вход регистра 34 Д1РОХОДИТ счетный игнал по входу 20 с первого выхода синхронизатора 1. Через цикл обращени  к провер емой пам ти 14 единичный сигнал переходит на следующий выход регистра 34. Инверсный сигнал с выхода 29 блокирует счетный сигнал на входе счетчика 4 и обращение к пам ти 14 на входе 29 блока 8. Таким образом, если единичный сигнал на одном из выходов регистра 34 совпадает с разрешающим уройнем напр жени , поступающим по входу 19, сдвиг регистра 34 выполн етс  по сигналу КТ, если не совпадает счетным сигналом с входа 20. Сигнал с первого выхода регистра 34 включает выполнение теста по полному объему пам ти, при этом сигнал с выхода 25 разрешает сквозной перенос на счетчик 6. Сигналы на остгшьных выходах регистра 34 включают выполнение тестов дл  контрол  каждой из полупроводниковых микросхем пам ти.

При по влении единичного сигнале на последнем выходе регистра 34 на выходе 26 формируетс  сигнал либо по сигналу КТ, поступающему на вход 24, если данный тест включен, либо при его запрещении по совпадению единичных сигналов на других входах элемента 2И-ИЛИ-НЕ-40. Сигна с выхода 26 поступает на вход счет ,чика и разрешает пррхо:кдение1 сигнала переноса после выполнени  всех тестов в пределах одной микросхема пам ти. При этом единичный сигнал по вл етс  на втором выходе регистра 34 и все тесты выполн ютс  в объеме следующей микросхе1«ы пам ти.

При заполнении счетчика 6 вырабатываетс  сигнал переноса, поступающий на выход 22. Совпадение сигнала на выходе 22 с сигналом на выходе 26 блока 3 означает конец проверки, при этом единичный сигнал по вл етс  на первом выходе регистра 34 и процесс проверки повтор етс .

Выполнение теста дл  каждой полупроводниковой микросхемы пам ти начнаетс  с записи фона в объеме данной мискросхемы. Триггер 42 перед пуском установлен в нулевое состо ние , что соответствует разрешению записи фона Сигнал с выхода 27 пос упает на вход формировател  7 , ри поступлении сигнала переноса на вход 23 триггера 42 переключаетс  в противоположное состо ние, что соответствует разрешению выполнени  собственно тестовой nporpaMNM. По сигналу КТ на входов 24 триггер 42 вновь переключаетс  в нулевое состо ние, разреша  запись фона (следующего теста.

Таким образом, блок 3 позвол ет легко управл ть тестовыми программами . На управл кхцие входы коммутатора 5 поступают сигналы с выхода формировател  7, причем в зависимости от алгоритма выполн емого теста проходит пр мой или инверсный адрес, поступающий на информационные входы коммутатора 5 с вто , рого выхода счетчика 4, либо фоновый или тестовый адрес, поступающий на информационные входы коммутатора 5 с выхода формировател  7.

В зависимости от алгоритма вы55 полнени  теста с выхода формировател  7 поступает сигнал, блокирующий счетный сигнал в счетчике 4. На информационные входы коммутаторов 10 и 11 поступают с выхода 60 формировател  7 код операции и информационное слово. На управл ющие I входы коммутаторов 10 и 11 поступаюи сигналы разрешение выполнени  определенного теста. Сигналы с J5 выходов коммутаторов 10 и 11 черег

блок 8 поступают на провер емую пам ть 14.

В блоке 12 выполн етс  сравнение считанной из пам ти 14 информации с контрольной.

Тесты дл  проверки полупроводниковой пам ти эффективны при максимальном быстродействии. Задержка сравнени  в блоке 12 может либо увеличить цикл обращени  к провер емой пам ти 14, либо останорить устройство по неправильному адресу. Дл  увеличени  быстродействи  введен регистр 9. По одному и тому же счетному сигналу в коммутаторе 5 формируетс  следующий адрес, в регистре 9 запоминаетс  предыдущий. При отсутствии ошибки выход регистра 9 блокируетс  и на провер емую пам ть 14 поступает адрес с выхода коммутатора 5.

Параллельно с обращением по следующему адресу в блоке 12 осуществл етс  оценка информации, полученной по предадущему адресу. При несо

падении блок 12 вырабатывает сигнал ошибки, который блокирует счетный сигнал в счетчике 4, переводит в блоке 3 регистр 34 по входу 21 в состо ние хранени , по этому же сигналу коммутатор 5 переводитс  в третье состо ние (блокируетс ), а регистр 9 - в рабочее. Происходит остановка по адресу с ошибкой, по которому синхронизатор 1 посылает

0 необходимые сигналы временной диаграммы . На блоке сигнализации {не показан) высвечиваютс  адрес ошибки, режим проверки, разр ды информационного слова и оператор

5 по сигнализации оценивает характер ошибки.

Технико-экономическое преимущество предлагаемого устройства заключаетс  в более высоком по сравнению с прототипом быстродействии , а также в том, что оно обеспечивает автоматическую перестройку дл  проверки микросхем пам ти различной емкости.

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ; содержащее синхронизатор, блок управления, первый счетчик адреса, формирователь тестовых сигналов, коммутаторы, блок сравнения и блок сопряжения уровней напряжения, первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов блока управления, а второй выход подключен к первому входу первого счетчика адреса, один из выходов которого соединен с первыми входами первого коммутатора и формирователя тестовых сигналов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход.которого я третий вход первого счетчика адреса соединены с выходом блока сравнения, причем четвертый выход ' формирователя тестовых сигналов подключен к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопря- ¹ жения уровней напряжения соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнения, второй вход которого подключен к первому выходу блока сопряжения уровней напряжения, второй выход которого является контрольным выходом устройства, отличающееся тем, что, с целью повышения быстродейст- . вия устройства, в него введены четвертый коммутатор, второй счетчик адреса, блок задания тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, один из входов которого и первый ' вход блока задания тестов подклю- § чены к другим выходам блока управления, другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задания тестов, выходом синхронизатора и с выходом блока сравнения и третьим входом блока задания тестов, четвертый вход которого и четвертый вход блока сопряжения уровней напряжения подключены к другому выходу второго счетчика адреса, другие входы которого соединены соответственно с первым и вторым выходами блока задания тестов и с выходом четвертого коммутатора, вторым входом формирователя тестовых сигналов и пятым входом блока задания тестов, шестой вход и третий выход которого подключены соответственно к пятому выходу и к третьему входу формирователя тестовых сигналов, четвертый вход которого и управляющие входы.второго и третьего коммутаторов соединены с четвертым выходом блока задания тестов, пятый выход которого подключен к четвертому входу первого счетчика адреса и пятому входу блока сопряжения уровней напряжения, шестой вход и третий выход которого соединены

2821201 “ns соответственно с выходами регистра адреса ошибки и первого коммутатора и с управляющим входом четвертого коммутатора, информационные входы которого подключены к другим выходам первого счетчика адреса.

2. Устройство по п.1, о т л и ч ающееся тем, что блок задания тестов содержит регистр сдвига, триггер, элементы И, элементы 2ИЙЛИ-ЙЕ, элемент И-НЕ, элементы НЕ и группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом первого элемента И ,и входом первого элемента НЕ и с выходом первого элемента НЕ, другие информационные входы подключены к шине нулевого потенциала, тактовый вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подключены к первым входам элементов И-НЕ группы, выходы которых соединен ны с входами элемента И-НЕ, выход которого подключен к первому входу второго элемента И, входу второго элемента НЕ и первому входу первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом вто рого элемента НЕ, а третий вход подключен к первым входам второго и третьего элементов 2И-ИЛИ-НЕ, второй и третий входа второго элемента 2И-ИЛИ-НЕ соединены с одним из ' выходов регистра сдвига, четвертый вход подключен к выходу одного из элементов И-НЕ группы, а выход к первому входу первого элемента И, второй вход третьего элемента 2И-ИЛИ--НЕ соединен с прямым выходом триггера, а третий вход - с инверсным выходом и входом сброса триггера, установочный вход которого подключен к выходу третьего элемента 2И-ИЛИ--НЕ, второй вход второго элемента И соединен с выходом другого элемента И-НЕ группы, вторые входы элементов И-НЕ группы объединены и являются первым входом блока, входами которого с второго по шестой являются четвертый вход первого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый вход третьего элемента 2И-ИЛИ-НЕ и . третий вход первого элемента 2ИИЛИ-НЕ соответственно, выходы второго элемента И и второго элемента 2И-ИЛИ-НЕ, прямой выход триггера, выходы элементов И-НЕ группы и выход элемента И-НЕ являются выходами блока.