SU1264182A2 - Многоканальное устройство дл автоматического контрол микропроцессоров - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике, в частности к средствам контрол  и поиска неисправности в микропроцессорах. .Цель изобретени  - повышение достоверности и помехоустойчивости контрол  микропроцессоров. Устройство состоит .из блока управлени  и N каналов контрол , каждый из которых содержит коммутатор, селектор, генератор , формирователь сигналов, блок пам ти, селектор адреса, контролируемый и эталонный блоки, дешифратор состо йи  выводов эталонного блока схему сравнени , элемент ИЛИ, триг- . гер готовности, блок регистровой пам ти , блок сравнени , блок индикации , формирователь управл юпщх сигналов . Блок управлени  с большой частотой опрашивает каждый канал контрол  и, если он готов, по част м заносит в него тест-программу и запускает ее. Контроль осзпцествл етс  посредством сравнени  выходных сигналов контролируемого микропроi цессора с эталонным образцом. При несравнении информации блок индика (Л ции фиксирует код невыполн емой команды и разр ды, в которых обнаружено несравнение. Последней командой тест-программы  вл етс  команда останова, сигнализ11рующа  об исправности контролируемого микропро1 Э цессора. 1 з.п. ф-лы, 4 ил. 00 ю

Description

Го Изобретение относитс  к цифровой вычислительной технике, в частности к средствам контрол  и поиска неисправности в устройствах, например в микропроцессорах. Цель изобретени  - повьшение достоверности и помехоустойчивости конт рол  микропроцессоров. На фиг.1 приведена блок-схема мно гоканального устройства дл  автомати ческого контрол  микропроцессоров; На фиг.2 - блок-схема блока сравне-. ни ; на фиг.З - вариант вьшолнени  схемы сравнени ; на фиг 14 - блок-схе ма формировател  управл ющих сигналов . Каждый канал контрол  многоканаль ного устройства дл  автоматического контрол  микропроцессоров постоит из коммутатора 1, селектора 2, генератора 3 импульсов, блока 4 формирователей импульсов, блока 5 пам ти, контролируемого 6 и эталонного 7 микропроцессоров, блока 8 сравнени , блока 9 индикации, блока 10 регистровой пам ти, селектора 11 адреса, дешифратора 12 состо ни  вьгоодов, . схемы 3 сравнени , элемента ШП 14, триггера 15 готовности, формировател  1б управл ющих сигналов. Блок 8 сравнени  содержит узел 17 сравне ни , блок 18 триггеровошибок, элемент ИЛИ 19. Схема 13 сравнени  состоит из узла 20 сравнени  адресов и узла 21 управл емой задержки. Формирователь управл ющих сигналов содержит элементы И 22-24.группы, элемент И 25 и элемент НЕ 26. Кроме того , устройство содержит блок 27 управлени  . Каждый канал многоканального устройства дл  автоматического контрол  микропроцессоров работает следзпощим образом. При наличии разрешающего сигнала на выходе селектора 2 через коммутатор 1 на информационные входы блог ка 5 пам ти, генератора 3 импульсов триггера 1 5 готовности., первый информа ционный вход схемы 13 сравнени  поступает и запоминаетс  информаци  из бло ка управлени  устройства. Триггер 15 готовности переводитс  в состо ние Готово, дает разрешение на вход го товности блока А формирователей импульсов и запрещает выдачу синхронизирующих сигналов формирователем 16 Перва  команда фpaгмeнta тестпрограммы выбираетс  адресом, поступившим на адресные входы блока 5 пам ти через селектор 11 адреса с адресных выходов эталонного микропроцессора 7. Эта команда поступает из блока 5 на информационный вход блока 4 формирователей импульсов, который подает на входы эталонного 7 и контролируемого 6 микропроцессоров сформированные входные сигналы. Выходные сигналы микропроцессоров сравниваютс  в блоке 8 сравнени  в моменты времени, когда на дополни- тельном входе блока 8 присутствуют активные состо ни  строб-импульсов., поступающих с первого выхода формировател  16„ Формирователь 16 вырабатывает строб-импульсы посредством элемента И 22-2А, на первые входы |Которых поступают управл ющие сигналы эталонного микропроцессора 7 (например, дл  микропроцессора КР580ИК80А - сигналы Синхро, Выдача , Прием) . На вторые входы этих (элементов поступают сигналы тактовой частоты генератора 3 импульсов. Таким образом, сравнение выходных сигналов микропроцессоров происходит в моменты времени, когда эти сигналы наход тс  уже в установившемс  состо нии. Логическое несравнение информации на выходах контролируемого 6 и эталонного 7 микропроцессоров фиксируетс  блоком 8 сравнени , информаци  . с которого поступает в блок 9 индикации и на вход элемента ИЛИ 14. При этом триггер 15 готовности устанавливаетс  в состо ние Готово, останавлива  работу микропроцессоров. В процессе работы канала контрол  в блок 10 периодически записываютс  коды операций, выполн емых команд. Поэтому при обнаружении неисправности фиксируетс  и индицируетс .блоком 9. команда, вызвавша  по вление ошибки . Дешифратор 12 в каждом такте контрол  вы вл ет те выводы, которые  вл ютс  источниками, и блокирует соответствующие выходы формировател  4 (переводит их в высокоимпедансное состо ние), чем исключаетс  шунтирование двунаправленных выводов микропроцессоров , когда они работают как источники.

312

Выполнение фрагмента тест-программы заканчиваетс  либо при обнаружении несовпадени  выходных сигналов микропроцессоров блоком 8 сравнени , либо после совпадени  адреса, выдава емого эталонным микропроцессором 7, и адреса, записанного в узел 20 сравнени  адресов схемы 13 сравнени , с последующей задержкой подачи управл ющего сигнала на элемент ИЛИ 14. Эта задержка осуществл етс  узлом 21 управл емой задержки схемы 13 сравнени . При совпадении адреса эталонного микропроцессора 7 с состо нием , заранее занесенным в узел 20 схе мы 13 сравнени , узел 20 сравнени  адресов выдает разрешение дл  работы узла 21. Синхронизирующие сигналы , поступающие с формировател  16 на вход схемы 13 сравнени , подсчитываютс  узлом 2. При совпадении их числа с заранее занесенным числом в узел 21 через первый вход схемы 13 сравнени  узел 2 выдает управл ющий сигнал на элемент ИЛИ 14. Приэтом триггер 15 готовности устанавливаетс  в состо ние Готово, останавлива  работу микропроцессоров.

Известно, что большинство микропроцессоров , например, 8080А, КР580ИК80А, 80, выполн ют команду в несколько приемов, разбива  ее на циклы. Особенность работы узла 21 заключаетс  в том, что при ограниченном объеме пам ти блока 5 осуществл етс  остановка микропроцессоров на любом цикле заранее определенной команды. Эта возможность позвол ет делить тестпрограмму на фрагменты таким образом что делает ее, во-первых, независи- мой от объема пам ти.блока 5; во-вторых , сн тие готовности триггера 15 готовности и повторный запуск микропроцессоров посредством узла 2 осуществл ютс  синхронно.

Вьтолнение тест-программы заканчиваетс  либо при обнаружении несовпадени  выходных сигналов микропроцессоров блоком 8 сравнени , либо после выполнени  последнего фрагмен

824

та, последней командой которого  вл етс  команда останова.

После подключени  к каналу контрол  нового контролируемого микропроцессора оператор формирует сигнал сброса, по которому в исходное состо ние сбрасываютс  блок 10 регистровой пам ти, блок 8 сравнени , триггер 15 готовности устанавливаетс  в состо ние Готово.

Claims (2)

1.Многоканальное устройство дл  автоматического контрол  микропроцессоров по авт.св. № 1104519, отличающеес  тем, что, с целью повьшени  достоверности и помехоустойчивости контрол , в каждый канал контрол  введен формирователь управл ющих сигналов, состо щий из группы элементов И, элемента НЕ и элемента И, причем первые входы элементов

И группы подключены к выходным управл ющим шинам эталонного микропроцессора , вторые входы элементов И группы и первый вход элемента И объединены и подключены к выходу генератора импульсов, а выходы - к стробирующему входу блока сравнени , второй вход элемента И через элемент НЕ соединен с выходом триггера готовности , выход элемента И соединен со стробирующим входом схемы сравнени .

2.Устройство по п, 1, о т л и чающеес  тем, что схема сравнени  содержит узел сравнени  адресов и узел управл емой задержки, причем перва  группа входов узла сравнени  адресов образует второй вход схемы сравнени , втора  группа входов узла сравнени  адресов и группа установочных входов узла управл емой задержки образуют первый вход схемы сравнени , выход узла сравнени  адресов соединен с разрешающим входом узла управл емой задержки, синхровход которого  вл етс  стробирующим входом, а выход - выходом схемы сравнени .

-а

гз

срие.