SU1001174A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

Изобретение относитс  к эапоминаю; щим устройствам.

Известно запоминающее устройство с самоконтролем, которое содержит идентичные запоминсиощие блоки, входные и выходные коммутаторы, коммутатор , блоки свертки по модулю два, блок поразр дного ср авнени  и блок упрагвлени  t lНедостатками этого устройства  вл ютс  сложность и низкое быотродей-. ствие.

Наиболее близким по технической сущности к предлагаемому  вл етс  запоминающее устройство с самоконтролем , содержащее идентичные блоки пам ти, схемл поразр дного сравнени , формирователь сйгнаша отказа, блоки контрол , блок задержки строба считывани , входные шины, управл ющую шину и выходные шины, причем выходы блоков пам ти соединены с информационными входами блоков контрол , входы схем поразр дного сравнени  соединены с выходами блоков пам ти, контрол  и блока Зсщержки строба, а выходы схем поразр дного.сравнени  соединены с выходными шинами и входом формировател  сигнала отказа, другие входы которого соединены с выходами блоков контрол , выходы формировател  сигнала отказа соединены с управл ющими входами блоков контрол  и одним из входов блока задержки

строба считывани , другой вход кото- . рого соеданен с управл ющей шиной 2). Недостатком этого устройства  вл  етс  низкое быстродействие вследствие того, что блок задержки строба считы10 вани  задерживает управл ющий сигнал на максимально допустимое врет, необходимое дл  выборки информации из блоков пам ти, хот  реальное врем  выборки информации оказываетс , значи15

: тельно меньши. :

Цель изобретени  - повышение быст . рбдействи  запоминающего устройства.

Поставленна  цель достигаетс  тем, что в запоминающее устройство

20 с самоконтролем, содержащее блоки пам ти, блок задержки, схему сравнени , блоки контрол  и формирователь сигналов отказа, один из входов которого подключен k управл ющем выходу

25 cxeNU сравнени , а другие входы соединены с выходами блоков контрол  и управл ющими входами схемы сравнени , выход формировател  сигналов

Claims (1)

1. .отказа подключен к первым управл ю30 щим входам блоков контрол , информационные входы которых соединены с выхсгдами блоков пам ти, вход блока задержки и информационные выходы схемы сравнени   вл ютс  соответственно управл ющим входом и выходами устройства, введены генератор сигнд лов. и элементы И, причем первые входы элементов И подключены к выходу генератора сигналов, вторые входы элементов И соединены соответственнЬ с выходами блоков пам ти, а выходы соответственно с информационными входами схемы сравнени , вход генератора сигналов подключен к входу блока задержки, выход которого соединен с вторыми управл ющими входами блоков контрол . На чертеже приведена функциональна  схема предлагаемого устройства. Устройство содержит блоки 1 пам ти , схему 2 сравнени , формирователь 3 сигналов отказа, блоки 4 контрол  блок 5 задержки, управл ющий вход б, адресные входы 7 и выходы 8 устройства , генератор 9 сигналов и. элементы И 10 по числу выходов блоков пам ти . Устройство работает следующим образом .; При поступлении адресных сигналов на входы 7 в блоках 1 пам ти начинаетс  процесс выборки информации, при этом на выходах блоков 1 по вл етс  случайна  информаци , соответствующа  переходному процессу. Одновременно сигнал, поступивший на вход б запускает генератор 9, сигналы с выхода которого разрешают прохождение информации с выходов блоков 1 через элементы И 10 на информационные входы схемы 2, котора  осуществл ет поразр дное сравнение поступающей информации . Если переходные процессы в блоках 1 пам ти еще не закончились то информаци  -на выходах блоков 1 случайна и не одинакова, при этом в. схеме 2 сравнени  нет совпадени  информации . Следующий сигнал с выхода Tel epaTopa 9 вновь разрешает прохождение информации изблоков 1 через элементы И 10 в схему 2, и так до того, момента, по.ка переходные проце сы в блоках 1 не закончатс  и на выходах блоков 1 пам ти не установитс  истинна  информаци . При этом в случае исправной работы при приходе очередного сигнала с генератора 9 в схеме 2 сравнени  происходит совпадение информации, схема 2 выдает сигнал о совпадении формирователь 3, информаци  из блоко 1 считываетс  на выходы 8. В случае неисправной работы одного из блоков 1 в схеме 2 сравнени  по сигналам от генератора 9 не про ,исходит совпадени  информации. Тогд через максимальное врем , необходимое дл  завершени  переходных процессов в блоках 1, на выходе блока 5 по вл етс  сигнал, запускающий блоки 4, которые производ т свертку поступающей из блоков 1 информации и сравнение результата с контрольными разр дами , хран щимис  в блоках 1. На выходах блоков 4 по вл ютс  сигналы об исправности или неисправности блоков 1 пам ти, которые одновременно со считанной из блоков 1 информацией поступают в схему 2, разрешают прохождение информации на выходе 8 от исправного блока 1 и блокируют информацию с неисправного блока 1. Таким образом, через схему 2 прризводитс  выдача верной информации на выходы 8. При этом формирователь 3 формирует сигнал о наличии в блоках 1 ошибки. J Следовательно, в предлагаемом запоминающем устройстве с самоконтролем при его исправной работе быстродействие определ етс  реальными задержками в блоках 1 пам ти. В случае отказа одного из блоков 1 пам ти быстродействие устройства - не ниже быстродействи  прототипа. Технико-экономическое преимущество предлагаемого устройства заключаетс  в его более высоком быстродействии по сравнению с прототипом. Формула изобретени  Запоминающее устройство с самоконтролем , содержащее блоки пам ти, блок задержки, схему сравнени , блоки контрол  и формирователь сигналов отказа, один из входов которого подключен к управл ющему выходу схемы сравнени , а другие входы соединены с выходами блоков контрол  и управл ющими входами схемы сравнени , выход формировател  сигналов отказа подключен к -первым управл ющим входам блоков контрол , информационные входы которых соединены с выходами блоков пам ти, вход блока задержки и информационные выходы схемы сравнени   в.л ютс  соответственно управл ющим входом и выходами устройства, о т л и ч ающе е с  тем, что, с целью повышени  быстродействи  устройства , в него введены генератор сигналов и элементы И, причем первые входы элементов И подключены к выходу генератора сигналов, вторые вхо-. ды элементов И соединены соответственно с выходами блоков пам ти, а выходы - соответственно с информационными входами схемы сравнени , вход генератора сигналов подключен к вхо