Изобретение относитс к вычислительной технике и предназначено дл использовани в устройствах повышенной надежности, в частности в специализированных вычислительных ма шинах. Известно запоминающее устройство с самоконтролем, которое содержит блоки пам ти, коммутаторы, блоки свертки по модулю два, блок поразр дного сравнени , блок управлени , блок задержки, в котором за счет поразр дного сравнени информации из идентичных блоков пам ти определ етс наличие отказов, а с помощью блоков свертки по модулю два и блока управлени производитс выбор исправ ного блока Л . Недостаток данного запоминающего устройства - невысокое быстродействи Наиболее близким к предлагаемому вл етс запоминан дее устройство с исправлением ошибок, содержащее формирователь адресных сигналов, выход которого соединен с входами основного и дополнительного накопителей, вы ходы которых подключены соответстве но к первым входам регистра числа и дешифратора, выход которого соединен с вторым входом регистра числа, блок анализа ошибок, блок классификации ошибок и блок контрол , причем входы блока анализа ошибок подключены соответственно к первому выходу бло ка контрол и выходу дополнительног накопител , а выходы соединены соот ветственно с вторым входом дешифратора и одним из входов блока класси фикации ошибок, другой вход которого подключен к второму :выходу блока контрол , вход которого соединен с выходом основного накопител , первый выход блока классификации ошибок в л етс одним из выходов устройства, а второй и третий выходы соединены соответственно с третьим и четвертью входами дешифратора, при этом блок анализа ошибок выполнен состо щим из сумматора по модулю два, элементов ИЛИ и схемы сравнени р . Недостатком известного устройст ва вл етс невысокое быстродействи вызванное тем, что блоки контрол и анализа ошибок в каждом цикле работы устройства начинают работу с некоторой задержкой, обусловленной временем считывани информации из накопителей и выбираемой обычно с большим запасом. Цель изобретени - повьшгение быстродействи устройства. Поставленна цель достигаетс тем, что в запоминающее устройство с самоконтролем, содержащее первый и второй накопители информации, блок контрол , блок сравнени , преобразователь кодов и регистр числа, одни из входов которого подключены к выходам первого накопител информации, а другие - к выходам преобразовател кодов, входы которого соединены с одними из выходов блока сравнени , одни из входов которого подключены к выходам второго накопител инфорнации5 а другие - к выходам блока контрол , входы которого соединены с выходами первого накопител информации , введены генератор тактовых импульсов , элемент задержки, элемент И и формирователь сигналов, выход которого подключен к управл ющему входу регистра числа, а входы подключены к выходу элемента задержки и выходу элемента И, первьм вход которого соединен с выходом генератора тактовых им:пульсов, а второй вход - с другим выходом блока сравнени , причем входы элемента задержки и генератора тактовых импульсов объединены и вл ютс одним из управл ющих входов устройства. На чертеже изображена структурна схема запоминаюа1его устройства с самоконтролем . Устройство содержит первый 1 и второй 2 накопители информации, имеющие адресные входы 3, блок 4 контрол , блок 5 сравнени , преобразователь 6 кодов, регистр 7 числа, имеющий выходы 8, формирователь 9 сигналов , элемент 10 задержки, элемент И 11 и генератор 12 тактовыхимпульсов , вход 13 которого вл етс одним из управл ющих входов устройства . Предлагаемое устройство работает следующим образом. При поступлении адресных сигналов на входы 3 в накопител х 1 и 2 начинаетс процесс выборки информации, при этом на их выходах по вл етс случайна информаци , соответствующа переходному процессу. Одновременно сигнал, поступивший на вход 13, запускает генератор 12, сигналы с выхода которого разрешают прохождение управл нщего сигнала с выхода блока 5 сравнени через элемент И 11 на
вход формировател 9 сигналов. Если переходные процессы в накопител х 1 и 2 не закончились, то информаци на выходе блока 4 контрол и накопител 2 случайна и не одинакова, при этом в блоке 5 сравнени информаци не совпадает, следовательно, не вырабатываетс сигнал сравнени с управл ющего выхода блока 5 сравнени Следующий сигнал с генератора 12 вновь разрешает прохождение управл ющего сигнала от блока 5 сравнени через элемент И 11 на вход формировател 9 сигналов. И так до того момента , пока переходные процессы внакопител х 1 и 2 не закончатс и на их выходах не установитс истинна информаци . Блок 4 контрол производит свертку поступившей информации и результат выдает на входы блока 5 сравнени . При этом в случае исправной работы накопителей 1 и 2 в блоке 5 сравнени произойдет совпадение контрольных разр дов, поступивших от блока 4 контрол и от накопител 2. На выходах блока 5 сравнени по витс нулевой к-разр дный код, который преобразователь 6 преобразует в п-разр дный код коррекции состо щий из нулей (пик- целые числа , п к). На управл ющем выходе блока 5 сравнени одновременно по витс сигнал,- свидетельствующи об окончании переходных процессов в накопител х 1 и 2, который вместе с очередным сигналом генератора 12 через элемент И 11 поступит на вход формировател 9 сигналов, который разрешает выдачу информации с . первых входов регистра 7 на выходы 8 устройства. В случае неисправной работы накопител 1 в блоке 5 сравнени совпадени контрольных разр дов по сигналам от генератора 12 не произойдет, тогда через максимально допустимое врем , необходимое дл завершени переходных процессов в накопител х 1 и 2, на выходе элемента 10 задержки по витс сигнал, который поступает на вход фо{1мирова5 тел 9 сигналов, который вьщаст сиг нал отказа во внешние устройства (на чертеже не показаны) и разрешит вьщачу информации с регистра 7, При этом производитс коррекци выходной информации в соответствии с кодом коррекции, поступившим с выхода преобразовател 6, который преобразовал результат несравнени , поступивший с выходов блока 5 сравнени , в унитарный код коррекции. Аналогично происходит процесс в случае отказа в накопителе 2, с той лишь разницей , что преобразователь 6 вырабатывает нулевой код коррекции.
Таким образом, через регистр 7 производитс вьщача вернойинформации и при исправной работе накопителей 1 и 2 быстродействие устройства определ етс реальными задержками в
накопител х 1 и 2, что повьш1ает быстродействие устройства.