SU329578A1 - Магнитное запоминающее устройство - Google Patents
Магнитное запоминающее устройствоInfo
- Publication number
- SU329578A1 SU329578A1 SU1468198A SU1468198A SU329578A1 SU 329578 A1 SU329578 A1 SU 329578A1 SU 1468198 A SU1468198 A SU 1468198A SU 1468198 A SU1468198 A SU 1468198A SU 329578 A1 SU329578 A1 SU 329578A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- code
- counter
- input
- address
- Prior art date
Links
- 230000000875 corresponding Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 229910000529 magnetic ferrite Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Description
Известны магнитные запоминающие устройства (МЗУ) с автономным контролем, содержащие накопитель, налример, на фсрритовых сердечниках, с .которым соединены разр дные формирователи записи, адресный счетчик, вход которого св зан с выходом блока синхрон 1зации , и управл емый от адресного счетчика блок формировани т желого кода, служащий дл записи заданной контрольной последовательности «1 и «О в разр дной плоскости накопител МЗУ (куба пам ти).
Недостатком известных МЗУ с автономным контролем вл етс запись т желого кода в провер емом разр де, не зависима от других разр дов накопител , из-за чего при последующем считывании с контролем не всегда обеспечиваютс наиболее т желые услови помехообразовани с учетом взаимного вли ни разр дных цепей. В известных МЗУ возможно также необпаружение групповых отказов в четном числе разр дов (при контроле ио нечетности ). Другой недостаток известных МЗУ с автономным контролем заключаетс в том, что их схема не обеспечивает произвольного количества обращений по контролируемому адресу, в силу чего при чтении не создаютс наиболее т желые услови дл выделени полезного сигнала на фоне помех от полувыбранных запоминающих элементов.
устройство с автономным контролем отличаетс от известных тем, что оно содержит блок поразр дного унравлени записью, состо щий из счетчика обходов адресов, вход которого подключен к выходу адресного счетчика; дешифратора выбора разр да, входы которого подключень к выходам каскадов счетчика обходов адресов; разр дных схем равнозначности , один вход каждой из которых подключен к Jшфop aцнoннoмy выходу блока формировани т желого кода, другой вход - к соответствующе .му вы.чоду дешифратора выбора разр да , а выход соединен со входом соответствующего разр дного формировател записи. Количество схем равнозначности равно количеству разр дов в слове или части слова (байте) МЗУ.
На чертеже показана блок-схема предлагае-мого устройства.
Устройство содержит накопитель /, адресные формирователи выборки 2, разр дные формирователи 3, усилители 4, блок 5 обнаружош ошибок, блоки синхронизации 6 и задани времениой диаграммы устройства 7, адресный счетчик 8, блок 9 формировани т желого кода, пульт управлени 10 и блок // управлени поразр дной записью, включающий в себ счетчик 12 обходов адресов, дешифратор выбора разр да 13 и разр дные схемы равнозначности 14.
в режиме автономного контрол , устанавливаемого подачей разрешающего уровн с выхода пульта 10, МЗУ работает циклически. цикл контрол состоит из Р малых циклов, где Р - количество разр дов в чейке или части чейки (байте) иакопител . Перед началом работы счетчики 8 и 12 устаиавлнваютс в состо ние «О, н контроль начинаетс с первой чейки первого разр да. При работе счетчика 8 иоследовательно перебираютс все адреса и с помощью блока 9, управл емого от счетчика 8, на запись подаетс люба наперед заданна кодова последовательность. Подле/кащий записи Р - разр дный код определ етс текущим кодом в счетчике 12, схемой дешифратора 13 и формируетс с помощью Р схем равнозначности 14. Например, при простейщей схеме дешифратора, в которой выбираетс один из -Р выходов в зависимости от кода иа входе, в поступающем на запись коде знак выбранного (например, первого) разр да определ етс кодом блока 9, а знаки остальных разр дов - инверсией этого кода. С выходов схем равнозначности сформированный код поступает иа входы разр дных формирователей записи 3. Описанна процедура повтор етс Р раз (по числу малых циклов), пока не будут :иеребраны все разр ды. По окончании ее счетчики снова оказываютс в состо нии «О, и цикл контрол повтор етс .
При каждом обращении к МЗУ перед записью происходит чтение. Информаци с усилителей чтени 4 поступает в блок 5 обнаружени ошибок. В случае обнаружени ошибки (например, с помощью контрол ло нечетности ) сведени о ней (например, адрес чейки) вывод тс на пульт управлени ; одновременно возмол :ен останов МЗУ.
В возможной модификации предлагаемого устройства дополнительно к изобрал енному на чертеже включаетс блок запуска адресного счетчика, позвол юпщй получать произвольное количество o6paHi,einiii но контролируемому адресу.
Предмет и з о б .р е т е и и
Магнитное запоминающее устройство с автономным контролем, содержащее накопитель, например, на ферритовых сердечниках, с которым соединены разр дные формирователи записи , адресный счетчик, вход которого оу зан
.лходом блока синхронизации, блок формизанн т желого кода, имеющий информационный выход и информационные входы, подключенные к выходам каскадов адресного счетчика, отличающеес тем, что, с целью повышени надежности устройства, оно содержит блок поразр дного управлени записью, состо щий из счетчика обходов а,ресов, вход которого подключен к выходу адресного счетчика , дешифратора выбора разр да, входы которого подключены к выходам каскадов счетчика обходов адресов, разр дных схем равнозначности , один вход .каждой из которых подключен к информационному выходу блока формировани т желого кода, другой вход - к соответствующему выходу дешифратора выбора разр да, а выход соединен со входом соответствующего разр дного формировател записи.
Publications (1)
Publication Number | Publication Date |
---|---|
SU329578A1 true SU329578A1 (ru) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4726021A (en) | Semiconductor memory having error correcting means | |
WO1994011800A2 (en) | Data storage system with stale data detection and error detection and correction system | |
US4528665A (en) | Gray code counter with error detector in a memory system | |
US4016409A (en) | Longitudinal parity generator for use with a memory | |
US4802134A (en) | Semiconductor memory device having serial addressing scheme | |
SU329578A1 (ru) | Магнитное запоминающее устройство | |
US3938083A (en) | Parity checking a double-frequency coherent-phase data signal | |
KR910001534B1 (ko) | 반도체기억장치 | |
KR940009755B1 (ko) | 에러정정 기능을 갖는 메모리 보드 | |
SU1040526A1 (ru) | Запоминающее устройство с самоконтролем | |
SU368605A1 (ru) | Цифровое вычислительное устройство | |
SU631994A1 (ru) | Запоминающее устройство | |
SU1075312A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU370650A1 (ru) | Оперативное запоминающее устройство с блокировкой неисправных запоминающих | |
SU1278984A1 (ru) | Резервированное запоминающее устройство | |
SU1088073A2 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1203364A1 (ru) | Оперативное запоминающее устройство с коррекцией информации | |
SU970480A1 (ru) | Запоминающее устройство с самоконтролем | |
SU368647A1 (ru) | Запоминающее устройство | |
SU1023396A1 (ru) | Накопитель дл ассоциативного запоминающего устройства | |
SU693408A1 (ru) | Генератор псевдослучайных чисел | |
SU555443A1 (ru) | Запоминающее устройство | |
SU1718276A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1481862A1 (ru) | Устройство дл контрол блоков пам ти | |
SU955212A2 (ru) | Запоминающее устройство с самоконтролем |