SU368605A1 - Цифровое вычислительное устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике.

Известны цифровые вычислительные устройства , содержащие блок управлени , блок оперативной пам ти с узлом пам ти и узлом логических  чеек, на каждый разр д которых приходитс  по два сердечника, соединенных резистиБным витком св зи; узел усилителей считывани , узел разр дных формирователей записи, регистр числа и узел выборки.

Недостатком известных устройств  вл етс  низка  надежность вычислений из-за отсутстви  контрол  сбоев и отказов.

Цель изобретени  - повышение надежности устройств.

Предлагаемое устройство отличаетс  тем, что в него введено два узла логических  чеек, каждый из которых содержит две логические  чейки суммы по модулю два и две логические  чейка «ИЛИ, соединенные новыми, не известными ранее, св з ми таким образом, что переключающие сердечники  чеек прошиты адресной шиной записи, запоминающие сердечники логических  чеек суммы по модулю два прошиты одной адресной шиной считывани , запоминающие сердечники логических  чеек «ИЛИ - другой адресной шиной считывани , переключающие сердечники одной из логических  чеек суммы по модулю два и одной из логических  чеек «ИЛИ каждого

узла прошиты разр дной шиной записи по отношению к адресным шинам согласно, а переключающие сердечники других  чеек каждого из узла - встречно; запоминающие сердечникп одной из логических  чеек суммы по модулю два и логических  чеек «ИЛИ прошиты разр дной шиной считывани  по отношению к адресным шинам согласно, а запоминающие сердечники другой логической  чейки суммы по модулю два каждого узла - встречно.

Указанна  совокупность логических  чеек и св зей позвол ет контролировать арифметические и логические операции по четности и

тем самым повысить достоверность вычислений .

Схема предлагаемого устройства изображена на чертеже.

В состав устройства вход т блок управлени  Л блок оперативной пам ти 2, состо щий лз узла усилителей считывани  3, узла пам ти 4, узла выборки 5, блока логических  чеек 6, содержащего два узла логических  чеек 7 и 8 (узел 7 содержит две логические  чейки 9

и 10 дл  образовани  суммы по модулю два и две логические  чейки // и 12 узел 8 содержит две логические  чейки 13 и 14 дл  образовани  суммы по модулю два и две логические  чейки 15 и 16 «ИЛИ), логическую

 чейку переноса 17, узла разр дных формирователей записи 18, регистра числа 19, схемы свертки по модулю два 20, триггера контрол  21, триггера 22 анализа на иуль содержимого регистра числа 19. Переключающие и заиоминающие сердечники, соответственно 23 и 24, соединены резистивным витком св зи 25.

Устройство содержит также адресную шину заинси 26, адресные шины считывани  27 и 28, адресную шину записи 29, адресные шииы считывани  30-32, разр дные шииы заииси и считывани  33 и 34 соответственно (иидексами i, i-fl обозначены шины информационных разр дов, индексом К-шины и узлы контрольного разр да), выходную шину свертки но модулю два 35, шину 36 управлени  записью сигиала с выхода свертки 20 на триггер контрол  21, выходную шину 37 триггера контрол  21, выходную шиму 38 контрольного разр да регистра числа.

Переключающие сердечники 23 всех  чеек каждого узла 7 и 8 прошиты адресными шинами записи 26 и 29. Заиоминающие сердечники 24 логических  чеек суммы по модулю два 9, 10 и 13, 14 прошиты адресными шинами считывани  27 и 30 соответственно. Запоминающие сердечники 24 логических  чеек «ИЛИ 11, 12 и 15, 16 прошиты адресными шигами считывани  28 и 31.

Переключающие сердечники 23  чеек 9, 13 и 11, 15 ирсшиты разр дными шинами записи 33 ио отношению к адресным шинам согласно , а сердечники  чеек 10, 14 и 12, 16 - встречно. Запомииающие сердечники 24  чеек 11, 12 и 15, 16, а также 9, 13 прошиты разр дными шинами считывани  34 ио отношению к адресным шинам считываии  согласно , а такие же сердечинки  чеек 10 и 14 - встречно.

Выходна  шина 35 свертки по модулю два 20 подключена ко входу формировател  заинси контрольного разр да, ко входу триггера контрол  21 и блоку управлени  1.

Работает устройство следующим образом.

Все операции выполн ютс  путем организации блоком 1 последовательностей пересылок кодов между  чейками блока 6. Эти последовательности определ ютс  микропрограммами выполнени  реализуемых устройством операций.

При пересылке между любыми  чейками блока оперативной пам ти 2 блок управлени  1 выдает сигнал в узел выборки 5. Этот сигнал возбуждает адресную шииу считываии   чейки, из которой считываетс  код числа , и адресную шину записи  чейки, в которую засылаетс  этот код. При считывании в разр дных шинах 34 возникают выходные сигналы, соответствующие считанному коду,, которые усиливаютс  узлом 5 и поступают на входы регистра числа 19.

При заинси из блока уиравлени  / в узел 1.8 поступает управл ющий сигнал, который разрешает возбуждение формирователей записи узла 18. При этом в разр дных шинах записи 33, соответствующих «единицам кода

числа, наход щегос  в регистре числа 19, возникают импульсы тока записи, и код числа заноситс  в выбранную  чейку. Считывание и запись могут осуществл тьс  из одной или нескольких  чеек одновременно. При считывании из  чеек 9, 10 и 12, 14 образуетс  сумма но модулю два кодов, хран щихс  в этих  чейках, а при считывании из  чеек 11, 12 и 15, 16-функци  «ИЛИ. Контроль информации при пересылках осуществл етс  после считываии  кода иа регистр числа 19. При этом код числа поступает иа схему свертки 20, на выходной шине 35 которой возникает контрольный код этого числа. Последний в

блоке уиравлени  1 сравниваетс  со значением контрольного разр да 19к, поступающего в блок 1 по шине 38.

Иеобходимым условием дл  выполнени  операции сложени , в частности, дл  реализации переноса  вл етс  жестка  последовательиость записи кодов операндов в  чейки 9 и 11 или 13 и 15.

Контроль арифметических и логических операций, например сложени , выполн етс 

до следуюшим контрольным соотношени м дл  суммы по модулю два и переносов:

1) Контрольный код по четности от суммы по модулю два операндов А и В равен сумме по модулю два контрольных кодов по

четности операндов А и В:

г mod 2(А 0)В) г mod 2А g г mod 25.

2) Контрольный код по четности результата операции «ИЛИ равен сумме по модулю два контрольных кодов ио четности суммы по модулю операндов Л и В и результата операции «И (переноса) тех же операндов.

mod 2(Л V В) г mod 2(А Э В) Э/- mod 2(А Д В)

Значение контрольного разр да суммы по модулю два образуетс  аналогично значени м суммы по модулю два информационных разр дов при одновременном считывании ииформации из  чеек 9, 10 и 13, 14.

Дл  коитрол  по четности операции «ИЛИ используетс  триггер контрол  21, реализующий сумму по модулю .два контрольных кодов , поступаюших ио шине 35 после считываии  информации из  чеек 9, 10 и 13, 14, а также  чейки 17.

При считывании из указанных  чеек по шине 36 из блока 1 на триггер 21 подаетс 

управл ющий сигнал. Состо ние триггера 21 по шине 37 передаетс  снова в блок 1, где сравниваетс  с контрольным кодом, образованным при считывании информации из  чеек 11, 12 и 15, 16 и поступающим в блок / по

шине 35. При всех пересылках значение контрольного разр да заиисываетс  непосредственно возбуждением по шине 35 формировател  записи контрольного разр да 18к. Последовательность команд дл  выполнени 

операции сложени . Исходные операнды А н В наход тс  в каких-либо  чейках узла пам ти 4. Перед началом операции операнд Л вводитс  в  чейки 9 и 11, а операнд В - в  чейки 10 и 12 вместе со своими контрольными кодами. При этом в  чейке 17 формируетс  первое значение переноса (). Примечание: В логических  чейках дл  образовани  операций «ИЛИ и «И (переноса) контрольный разр д не используетс . 1)Пересылка содержимого  чейки 17 (перенос ) в  чейки 13 и 15 (дл  нечетного номера цикла) или в  чейки 9 и 11 (дл  четного номера цикла). В процессе пересылки содержимого  чейки 17 схема свертки 20 образует от него контрольный код по четности, который по шине 35 пересылаетс  иа триггер контрол  21 и одновременно с содержимым  чейки 17 записываетс  в  чейку 13 (или 9). Содержимое  чейки 17, установленное в процессе данной пересылки на регистре числа 19, анализируетс  на нуль; если перенос (содержимое регистра числа 19) равен нулю, триггер 22 устанавливаетс  в единичное состо ние, если перенос не равен нулю, триггер 22 устанавливаетс  в исходное состо ние. 2)Пересылка содержимого  чеек 9 и 10 Б  чейки 14 и 16 (дл  нечетного номера цикла) или содержимого  чеек 13 и 14 в  чейки 10 и 12 (дл  четного номера цикла). При этом в  чейке 17 формируетс  новое значение переноса . Схема свертки 20 образует контрольный код по четности, который по шине 35 пересылаетс  на триггер контрол  21, где он складываетс  по модулю два с контрольным кодом переносов. В блоке управлени  1 образованный схемой свертки 20 контрольный код суммы по модулю два сравниваетс  с контрольным кодом, образованным в  чейках 9 и 10 (или 13 и 14). Равенство этих контрольных кодов свидетельствует о правильности выполнени  операции суммы по модулю два. При равенстве этих кодов переходим к выдолнению п. 3, при неравенстве - к выполнению п. 4. 3)Считывание на регистр числа 19 содержимого  чеек 11 и 12 (дл  нечетного номера цикла) или 15 и 16 (дл  четного номера цикла ). Образованный при этом схемой свертки 20 контрольный код сравниваетс  с содержимым триггера контрол  21. При их равенстве (это означает правильность частичных переосоз ) при равенстве нулю содержимого тригера 22 переходим к выполнению п. 1. При равенстве этих контрольных кодов и при равентве единице содержимого триггера 22 - реультат сложени  готов. При неравенстве равниваемых контрольных кодов (это означает , что произошла ошибка при образовании либо переносов, либо операции «ИЛП) переходим к выполнению п. 4. 4. Ошибка, останов. Таким образом обеспечиваетс  достоверность обрабатываемой устройством информации . Предмет изобретени  Цифровое вычислительное устройство, содержаш ,ее блок управлени , выход которого подключен ко входу блока усилителей считывани , выходы которых через узел пам ти подключены ко входам узла логических  чеек, выполненного на двух сердечниках на разр д, объединенных резистивным витко.м св зи, выход узла логических  чеек через узел разр дных формирователей подключен к выходу регистра числа, другие выходы которого через схему свертки и через триггер анализа соединены с блоком управлени  и триггером контрол , а входы регистра числа подсоединены к выходам усилителей считывани , отличающеес  тем, что, с целью повышени  надежности , оно содержит два узла логических  чеек, каждый из которых состоит из двух логических  чеек суммы по модулю два и двух других логических  чеек «ИЛИ, причем переключаюш ,ие сердечники  чеек прошиты адресной шиной записи, запоминающие сердечники логических  чеек суммы но модулю два прошиты одной адресной шппой считывани , запоминаюшие сердечники логических  чеек «ИЛИ - другой адресной шиной считывани , переключаюии е сердечники одной из логических  чеек суммы по модулю два и одной из логических  чеек «ИЛИ каждого узла прошиты разр дной шипой записи по отношению к адресным шинам согласно, а переключающие сердечники другой  чейки каждого JI3 узла - встречно, запоминаюшие сердечники одной из логических  чеек суммы по модулю два и логических  чеек «ИЛИ ирошнты разр дной шиной считывани  по отношению к адресным шинам согласно, а запоминающие сердечники другой логической  чейки суммы по модулю два каждого узла - встречно.

i:iiilF - f vlS T

Г;l -..

I .%U|,|,™J -jt::X,,™.Lct|: u;:ri-4 k ... ig$j ™- цl J tr/™r™ir SZj

rf f: :f;rS

гй

™ J,V I.TJ

bB:z

Lb:4:i ;iiz j4:: ir „ E icfrilLir HfjfeZfrSfc

w

---l-y-trrr r--., .,.

Щ 33,

.-i4