SU930274A1 - Устройство программного управлени исполнительными механизмами - Google Patents

Description

(54) УСТРОЙСТВО ПРОГРАММНОГО УПРАВЛЕНИЯ ИСПОЛНИТЕЛЬНЫМИ МЕХАНИЗМАМИ

I

Изобретение относится к автоматике и может быть использовано в системах управления различным технологическим оборудованием.

Известно устройство управления с по- $ следовательной обработкой входных сигналов, содержащее коммутатор входных сигналов, логический блок, обеспечивающий последовательную обработку входных сигналов и формирование выходных управляюших сигналов, а также программируемую память, адресный регистр, указывающий адрес входа или'выхода, дешифратор и выходной регистр для хранения выходных управляющих сигналов и выдачи их на исполнительные механизмы.

Выходные управляющие сигналы, сформированные в логическом блоке, поступают на триггеры выходного регистра, Выбор требуемого триггера осушествля- _ ется дешифратором по адресу, указанному в адресном регистре [1]. _

Недостатком устройства является отсутствие контроля правильности записи · выходных управляющих сигналов.в триггеры выходного регистра.

Наиболее близким техническим решением к предлагаемому изобретению является устройство, которое содержит адресную шину, шину синхронизации, шину*3а-. пись 1', шину .'Запись О', дешифратор, группу элементов И, группу Т-К трагперов выходного регистра и коммутатор. Адресная шина устройства соединена с входом дешифратора и с адресным входом коммутатора. Выходы дешифратора соединены с первыми входами логических схем И, вторые входы которых соединены с цде> ной синхронизации. Выход каждого элемента И соединен с синхронизирующим входом соответствующего триггера выходного регистра. Шины 'Запись 1* и' 'Запись О* устройства сое денены соответственно с. входами Т и К триггеров, выходы которых соединены с исполнительными механизмами и с соответствующими информационными входами коммутатора.

Выход коммутатора является контрольным выходом устройства.

При поступлении кода адреса по адресной шине на вход дешифратора послед-, ί ний подготавливает соответствующий элемент И к прохождению через него импульса синхронизации на выбранный триггер выходного регистра. Одновременно с кодом адреса подается сигнал по одной из шин 'Запись 1' или 'Запись О', в зависимости от того, в какое состояние должен быть установлен выбранный триггер. Затем поступает импульс синхронизации, и переводит данный триггер в требуемое состояние. Аналогично происходит переключение остальных триггеров выходного регистра. Контроль правильности установки каждого триггера осуществляется с помощью коммутатора, т.к. его выходной сигнал в каждый данный момент времени соответствует состоянию триггера, код адреса которого установлен на адресной шине [2 ] .

Недостаток известного состоит в том, что его схема предлагает программную реализацию контроля правильности установки триггеров в заданное состояние. Действительно, чтобы определить соответствует ли новое состояние триггера заданному, необходимо запомнить, какой из · 30 сигналов ('Запись О' или 'Запись 1') был подан на его вход, затем после установки триггера опросить чере.з коммутатор его выход и сравнить состояние выхода с подававшимся входным сигналом. Та- 35 кая организация контроля требует,. по крайней мере, выполнения двух дополнительных команд — считывание состояния триггера и сравнение. Все эго приводит к 'удлинению' программы управления и, следовательно, к снижению быстродействия устройства и к увеличению объема памяти программ.

Цель изобретения - повышение быстродействия и упрощение устройства путем· уменьшения объема памяти программ в системе управления, составной частью которой является данное устройство, путем аппаратной реализации контроля правильности установки триггеров выходного регистра.

Поставленная цель достигается тем, что в устройство, содержащее дешифратор, выходы которого через соответствующие элементы И и триггеры соединены с соответствующими информационными входами коммутатора и с выходами устройства, адресный вход коммутатора и вход це

930274 4 шифратора подключены к адресной шине, вторые Ьходы элементов И подключены к шине синхронизации, вторые входы триггеров - к шине 'Запись 1*, а третьи входы триггеров - к шине 'Запись О', ввеце— ны последовательно соединенные элемент НЕ, первый дополнительный элемент И, элемент ИЛИ, второй дополнительный элемент И и триггер, третий дополнительный элемент И и элемент задержки, выг ход которого подключен к второму входу второго дополнительного элемента И, а вход - к шине синхронизации, выход коммутатора соединен с входом элемента НЕ и через третий дополнительный элемент И с вторым входом элемента ИЛИ, вторые входы первого и третьего дополни- : тельных элементов Й подключены соответстственно к шинам 'Запись 1' и 'Запись О'

На чертеже показана схема предлагаемого устройства.

Устройство управления содержит адресную шину 1, шину 2 синхронизации, шину 3 'Запись 1', шину 4 'Запись О', дедешифратор 5, группу элементов И 6,. группу триггеров 7 выходного регистра, коммутатор 8, элемент НЕ 9, первый дополнительный элемент И 10, второй дополнительный элемент И 11, элемент ИЛИ 12, третий дополнительный элемент И 13, триггер 14 ошибки и элемент 15 задержки. Адресная шина 1 связана с входом дешифратора 5 и с адресным входом коммутатора 8. Выходы дешифратора 5 соединены с первыми входами элементов И 6 группы, вторые входы соединены с шиной 2 синхронизации, а выходы - с синхронизирующими входами 1- К триггеров 7 выходного регистра. Шина 'Запись 1' соединена с Т -входами триггеров 7, а также с вторым входом первого дополнительного эле мента И 10. Шина 'Запись О' соединена с К-входами триггеров 7, а также с вторым входом второго дополнительного элемента И 11. Выходы триггеров 7 соединены с исполнительными механизмами (не показаны) и с соответствующими информационными входами коммутатора 8. Выход коммутатора 8 соединен с первым входом второго дополнительного элемента И 11 через элемент НЕ 9 с первым входом первого дополнительного элемента И 10, Выходы дополнительных элементов И 10 и 11 соединены с элементом ИЛИ 12, выход которого соединен с первым входом третьего дополнительного элемента И 13. Второй вход третьего дополнительного элемента И 13 соединен с шиной 2 синхронизации через элемент задержки 15, а выход - с вхо- ^Л дом 'Установка 1* триггера ошибки 14, второй вход которого используется для установки его в исходное состояние.

Устройство работает следующим образом.

' При поступлении кода адреса по адресной шине 1 на вход дешифратора 5 ’ последний подготавливает соответствующий элемент И 6 к прохождению через него импульса синхронизации. Одновременно с кодом адреса подается сигнал либо по шине 3 'Запись 1', либо по шине 4 'Запись О', в зависимости от того, в какое состояние должен быть установлен выбранный триггер 7 выходного регистра. Поступающий затем импульс по шине 2 синхронизации переводит триггер 7 в требуемое состояние. Так как адресный код . одновременно поступает и на коммутатор 8, го на его выходе появляется сигнал, соответствующий состоянию переключаемого триггера 7. Этот сигнал совместно с сигналами на шинах 'Запись 1' и 'Запись О' анализируется дополнительными элементами, введенными в устройство. При неправильной установке выбранного триггера 7 на выходе элемента ИЛИ 12 устанавливается единичный уровень, поэтому задержанный сигнал синхронизации с шины 2 через третий дополнительный элемент И 13 устанавливает в единичное состояние триггер 14 ошибки. Условия* ми формирования единичного уровня сигнала на выходе третьего дополнительного элемента 13 являются единичный сигнал на шине 3 'Запись 1' и нулевой сигнал на выходе коммутатора 8, что приводит к срабатыванию первого дополнительного элемента И 10; единичный сигнал на шине 4 'Запись 'О', и единичный сигнал на выходе коммутатора 8, что приводит к срабатыванию второго дополнительного элемента И 11.

Из приведенного описания схемы и работы предлагаемого устройства видно, что при каждом переключении любого триггера· 7 выходного регистра можно проконтролировать правильность его установки в требуемое состояние по выходному сигналу триггера ошибки 14. При этом не требуются дополнительные затраты времени.

Таким образом, предлагаемое техническое решение позволяет аппаратными сред ствами осуществлять контроль правильности установки триггеров выходного регистра. Переход от программной реализации контроля к аппаратной приводит к умень5 шению числа; команд в программе управления, что, в свою очередь, обеспечивает уменьшение требуемого объема памяти программ и повышение быстродействия устройства.

Claims (2)

1. Изобретение относитс  к автоматике и может быть использовано в системах управлени  различным технологическим оборудованием. Известно устройство управлени  с последовательной обработкой входных сиг налов, содержащее коммутатор вхошых сигналов, логический блок, обеспечивающей последовательную обработку входны сигналов и формирование выходных упра& л юших сигналов, а также программируемую пам ть, адресный регистр, указывающий адрес входа иливькода, дешифрато и выходной регистр дл  хранени  выходных управл юцих сигналов и выдачи их на исполнитгльные механизмы. Выходные управл ющие сигналы, сфо М1;рованные в логическом , посту пают на триггеры выходного регистра, Выбор требуемого триггера осуществл етс  деишфратором по адресу, указанному в адресном регистре 1. Недостатком устройства  влжтс  отсутствие контрол  правильности записн выходных управл ющих сигналов,в трипГеры выходного регистра. Наиболее близким техническим решением к предлагаемому изобретению  вл9 етс  устройство которое сооеркшт адреоную шину, шину синхроннаацин, . пись 1, шину Запись О , пбшнфратор, группу элементов И, группу Т-К триггаров выходного регистра и коммутатор. Адресна  шина устройства соесшнена с входом дешифратора и с адресным вхопом коммутатора. Выходы оешвфратора соеда нены с первыми входами логвческнх схем И, вторые входы которых соединЕены с йог ной свнхроннзац и. Выход каждого ал. мента И соеовв с свнхрсвиавруювшм входом соответствующего триггера BI« ходаого репистра. Швны Запись I и Запись О устройства соетнены cooi. ветственно с. входами Т и К тртггеров, выходы которых соединены с исполнитель ными механизмами i с соот&етстцуювшм  йн юрмаононвымн входами коммутатора. Выход коммутатора  вл етс  контрольным выходом устройства. При поступлении коаа адреса по адресной шине на вход дешифратора последний подготавливаег соответствующий элемент И к прохождению через него импу льса синхрсниэации на выбранный триггер выходного регистра. Одновременно с кодом адреса подаетс  сигнал по одной из шин Запись 1 или Запись О , в зависимости от того, в какое состо ние должен быть установлен выбранный триггер. Затем поступает импульс синхронизации. и переводит данный триггер в требуемое состо ние. Аналогично происходит переклточение остальных триггеров выходного регистра. Контроль правильности установки каждого триггера осуществл етс  с помощью коммутатора, т.к. его выходной сигнал в каждый данный момент вре- мени соответствует состо нию триггера, код адреса которого установлен на адресной шине 2 . Нецостагок известного состоит в том, что его схема предлагает программную реализацию контрол  правильности jrcTaновки триггеров в заданное состо ние. Действительно, чтобы определить соответ ствует ли новое состо ние триггера заданному , необходимо запомнить, какой из сигналов (Запись О или Запись 1) был подан на его вход, затем после уста новки триггера опросить чере.з коммутатор его выход и сравнить состо ние выхо да с подававшимс  входным сигналом. Та ка  организаци  контрол  требует,. по крайней мере, выполнени  двух дополнительных команд - считьюание состо ни  триггера и сравнение. Все это приводит к удлинению программы управлени  и, следовательно, к снижению бьютродействй  устройства и к увеличению обьема па м ти программ, Цель изобретени  - повышение быстродействи , и упрощение устройства путем уменьшени  обьема пам ти программ в системе управлени , составной частью ко торой  вл етс  данное устройство, путем аппаратной реализации контрол  правильности установки триггеров выходного регистра . Поставленна  цель достигаетс  тем, что в устройство, содержащее дешифрато выходы которого через соответствующие элементы И и триггеры соединены с соо ветствующими информационными входами коммутатора и с выходами устройства, адресный вход коммутатора и вход дешифратора Ъодключены к адресной шине, вторые Ьходы элементов И подключены к шине синхронизации, вторые входы триггеров - к шине Запись 1, а третьи входы триггеров - к шине Запись О , ввеве ны последовательно соединенные элемент НЕ, первый дополнительный элемент И, элемент ИЛИ, второй дополнительный элемент И и триггер,третий дополнительный элемент И и элймент задержки, вьгход которого подключен к второму входу второго дополнительного элемента И, а вход - к шине синхронизации, выход коммутатора соединен с входом элемента НЕ и через третий дополнительный элемент И с вторым входом элемента ИЛИ, вторые входы первого и третьего дополни- , тельных элементов И подключены соответстственно к шинам Запись 1 и Запись О На чертеже показана схема предлагаемого устройства. Устройство управлени  содержит адресную шину I, шину 2 синхронизации, игану 3 Запись 1, шину 4 Запись О , де- дешифратор 5, группу элементов И 6,, группу триггеров 7 выходного регистра, коммутатор 8, элемент НЕ 9, первый дополнитель«ый элемент И 1О, второй дополнительный элемент И 11, элемент ИЛИ 12, третий дополнительный элемент И 13, триггер 14 ошибки и элемент 15 задержки. Адресна  цщна 1 св зана с входом дешифратора 5 и с адресным входом коммутатора 8. Выходы дешифратора 5 соединены с первыми входами элементов И 6 группы, вторые входы соединены с шиной 2 синхронизации, а выходы - с синхронизирующими входами f-K триггеров 7 выходного регистра. Шина Запись I соединена с Т -входами триггеров 7, а также с вторым входом первого дополнительного э;юмента И 10. Шина Запись О соединена с К-входами триггеров 7, а также с вторым входом второго дополнительного элемента И 11. Выходы трипгеров 7 соединены с исполнительными механизмами (не показаны) и с соответствующими информационными входами ком мутатора 8. Выход коммутатора 8 соединен с первым входом второго дополнительного элемента И 11 через элемент НЕ 9 с первым входом первого дополнительного элемента И 10. Выходы дополнительных элементов И 10 и 11 соединены с аламентом ИЛИ 12, выход которого соединен с первым входом третьего дополнительного Э1юмента И 13. Второй вход третьего дополнительного элемента И 13 соединен с шиной 2 синхронизации через элемент задержки 15, a выхоц - с вхо- аом Установка 1 триггера ошибки 14, агорой вхоа которого используетс  дл  усгановки его в исходное состо5шие. ycTjpoftcTBO работает слецующим образом . При поступлении кода адреса по адресной ишне I на вход дешифратора 5 последний подготавливает соответствующий элемент И 6 к прохождению через него импульса синхронизации. Одновременно с к00ом адреса подаетс  сипгал либо по шине 3 Запись I, либо по иине 4 Запись О , в зависимости от того, в какое состо ние должен быть установпэн выбранный триггер 7 выходного регистра Поступающий затем импульс по шине 2 синхронизации переводит триггер 7 в требуемое состо ние. Так как адресный код . одновременно поступает и на коммутатор 8, то на его выходе по вл етс  сигнал, соответствующий состо нию переключаемо го триггера 7. Этот сигнал совместно с сигналами на щинах Запись 1 и Запись О анализируетс  дополнительными элементами, введенными в устройство. При неправильной установке выбранного триггера 7 на выходе элемента ИЛИ 12 устанавливаетс  единичный уровень, поэтому задержанный сигнал синхрстгазацни с шины 2 через третий дополнительный элемент И 13 устанавливает в единичное состо5шие триггер 14 ошибки. Услови ми формировани  единичного уровн  сипнала на выходе третьего дополнительного элемента 13 5тл ютс  единичный сигнал на шине 3 Запись I и нулевой сигнал на коммутатора 8, что приводит к срабатыванию первого дополнительного элемента И 10; единичный сигнал на шине 4 Запись О, и единичный сигнал на выходе коммутатора 8, что приводит к срабатыванию второго дополнительного элемента И 11, Из приведенного описани  схемы и работы предлагаемого устройства видно, что при каждом переключении любого триггера 7 выходного регистра можно проконтролировать правильность его установки в требуемое состо5шие по выходному с г впу триггера ошибки 14, При этом не требуютс  дополнительные затраты времени. Таким образом, предлагаемое техниче- ское решение позвол ет аппаратными срец 63 6 твами осуществл ть контроль правильнооустановки триггере выходного региста . Переход от программной реализадии онтрол  к аппаратной приводит к уменьению числа: команд в программе управени , что, в свою очередь, обеспечивает меньшение требуемого объема пам ти рограмм и повышение быстродействи  стройства. Формула изобрет е н и   Устройство программного управлени  исполнительными механизмами, содержащее дешифратор, выходы-Которого через соответствующие элементы И и триггеры соединены с соответствующими информационными входами коммутатора и с В№ходами устройства, адресный вход комму Тагора и вход дешифратфа подключены к адресной шин вторые входы элементе И подключены к шине синхронизацни вгорые входы григгоров - к шине Запись I, а третьи входы триггеров - к щине Запись О, отличающеес  тем, что, с целью повышени  быстродействи  и упрощени  устройства, в него введены последовательно соединенные элемент НЕ, первый дополнительный элемент И, элемент ИЛИ, второй дополнительный элемент И и Tfsirrep, а также третий дополнительный элемент И и элемент задержки, выход которого подключен к второму вхог ау второго дополнительного элемента И, а вход - к шине синхронизации, выход коммутатора соединен с входом элемента НЕ и через третий дополнительный еле- МЙ1Т И с вторым входом элемента ИЛИ, вторые входы первого и третьего допел нительных элементов И подключены соответственно к шинам Запись I и О. Источники информации, прин тые во внимание при экспертизе 1. Вешкобритании Ni 2О04О88, кл.5 05 В 15/02, опублик . 1977.
2. 2.Патент Япогаш W 53-38394, кл, 5 О5 В 23/О2, опублик, 1978 (протопюК