JPS6332623A - デ−タ処理システムのクロツク制御方式 - Google Patents
デ−タ処理システムのクロツク制御方式Info
- Publication number
- JPS6332623A JPS6332623A JP61176375A JP17637586A JPS6332623A JP S6332623 A JPS6332623 A JP S6332623A JP 61176375 A JP61176375 A JP 61176375A JP 17637586 A JP17637586 A JP 17637586A JP S6332623 A JPS6332623 A JP S6332623A
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- JP
- Japan
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- clock
- circuit
- timing
- cpu
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- Pending
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- 238000000034 method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、中央処理装置（以下ＣＰＵという入メモリ等
を共通のバスラインに接続した小型のデータ処理システ
ムのクロック制御方式に関する。。
を共通のバスラインに接続した小型のデータ処理システ
ムのクロック制御方式に関する。。
（従来の技術）
従来、この種の小型データ処理システムの処理装置のク
ロックは、通常ある１つの周期で動作させている。処理
装置のタイミング上の動作マージンを確認する必要が生
じたとき、処理装置を停＋ｈさせ、入手により切替スイ
ッチ等を操作して、タロツクの周期を変化せしめていた
。さらに通常のクロック周期に戻すときは、上記と逆の
士、１頁の操作を行っていた。
ロックは、通常ある１つの周期で動作させている。処理
装置のタイミング上の動作マージンを確認する必要が生
じたとき、処理装置を停＋ｈさせ、入手により切替スイ
ッチ等を操作して、タロツクの周期を変化せしめていた
。さらに通常のクロック周期に戻すときは、上記と逆の
士、１頁の操作を行っていた。
（発明が解決しようとする問題点）
上述したように従来の処理装置では、入手によυクロッ
クの周期を変化させるための切替スイッチ専を操作する
ことになっている。又いかなる周期のクロックで処理装
置が動作していたのか記録する手段がないのでスイッチ
の戻し忘れ等の人的要因により、目的外のクロック周期
で処理装置が動作してしまったり、あるいはどの周期の
クロックで動作していたか等の履歴を知る手段がない等
の欠点があった。
クの周期を変化させるための切替スイッチ専を操作する
ことになっている。又いかなる周期のクロックで処理装
置が動作していたのか記録する手段がないのでスイッチ
の戻し忘れ等の人的要因により、目的外のクロック周期
で処理装置が動作してしまったり、あるいはどの周期の
クロックで動作していたか等の履歴を知る手段がない等
の欠点があった。
本発明は、上記問題点に鑑みてなされたもので、クロッ
ク周期を容易に変更設定することができ、且つ処理装置
のタイミングマージン試験を自動的に行なうことのでき
るデータ処理システムのクロック制御方式を提供するこ
とを目的とする。
ク周期を容易に変更設定することができ、且つ処理装置
のタイミングマージン試験を自動的に行なうことのでき
るデータ処理システムのクロック制御方式を提供するこ
とを目的とする。
（問題点を解決するだめの手段）
前述の問題点を解決し上記目的を達成するために本発明
が提供する手段は、中央処理装置とメモリ装置と入出力
装置とを共通のバスラインに接続して成るデータ処理シ
ステムであって、相互に周期の異なる複数のクロックを
出力するタイミング発生回路と、クロック選択信号を入
力し前記複数のクロックの内政クロック選択信号に応じ
たクロックに切替えるためのタイミング制御を行なうタ
イミング制御回路と、該タイミング制御回路の出力に対
応したメモリアドレスを発生するメモリアドレス発生回
路と、前記タイミング発生回路の複数のクロックを入力
し前記タイミング制御回路の出力に応じて特定のクロッ
クを選択する選択回路と、該選択回路で選択されたクロ
ックを分配して複数の負荷回路に出力するクロック分配
回路とを前記中央処理装置に設けたことを特徴とする。
が提供する手段は、中央処理装置とメモリ装置と入出力
装置とを共通のバスラインに接続して成るデータ処理シ
ステムであって、相互に周期の異なる複数のクロックを
出力するタイミング発生回路と、クロック選択信号を入
力し前記複数のクロックの内政クロック選択信号に応じ
たクロックに切替えるためのタイミング制御を行なうタ
イミング制御回路と、該タイミング制御回路の出力に対
応したメモリアドレスを発生するメモリアドレス発生回
路と、前記タイミング発生回路の複数のクロックを入力
し前記タイミング制御回路の出力に応じて特定のクロッ
クを選択する選択回路と、該選択回路で選択されたクロ
ックを分配して複数の負荷回路に出力するクロック分配
回路とを前記中央処理装置に設けたことを特徴とする。
（実施例）
第１図は、本発明の一実施例を示したブロック図、第２
図は、本発明が適用されるシステム構成図である。
図は、本発明が適用されるシステム構成図である。
まずシステム構成を説明すると、第２図に示すように中
央処理装置（ＣＰＵ）７と、メモリ８と、入出力装置（
Ｉｌｏ）９とが共通のバスライン１０に接続されている
。
央処理装置（ＣＰＵ）７と、メモリ８と、入出力装置（
Ｉｌｏ）９とが共通のバスライン１０に接続されている
。
次に第１図を参照して中央処理装置７に設けられる本発
明の詳細な説明する。１は複数のクロックを出力するタ
イミング発生回路、２は複数のクロックの内特定のクロ
ックを選択する選択回路、３は選択されたクロックを中
央処理装置７の各部に分配するためのクロック分配回路
、４はクロック選択信号を入力し、クロックの切替時期
を制御するタイミング制御回路、５はタイミング制御回
路の出力、即ちクロック選択信号の状態に対応したメモ
リアドレスを発生するメモリアドレス発生回路である。
明の詳細な説明する。１は複数のクロックを出力するタ
イミング発生回路、２は複数のクロックの内特定のクロ
ックを選択する選択回路、３は選択されたクロックを中
央処理装置７の各部に分配するためのクロック分配回路
、４はクロック選択信号を入力し、クロックの切替時期
を制御するタイミング制御回路、５はタイミング制御回
路の出力、即ちクロック選択信号の状態に対応したメモ
リアドレスを発生するメモリアドレス発生回路である。
タイミング発生回路１は、第３図に示すように相互に異
なる周期の複数のパルス１１，１２，１３を出力する。
なる周期の複数のパルス１１，１２，１３を出力する。
この３種類のクロック１１，１２゜１３のうち、いずれ
か１つをマイクロプログラムの１つの命令で選択して中
央処理装置７のクロックに設定する。具体的に説明する
と、第１図に示すようにタイミング制御回路４がマイク
ロプログラム命令（制御信号）４ａを入力すると、クロ
ック選択信号「−５％」、「±０」、 「＋５％」の
いずれか１つを有効とするような論理値を与える。
か１つをマイクロプログラムの１つの命令で選択して中
央処理装置７のクロックに設定する。具体的に説明する
と、第１図に示すようにタイミング制御回路４がマイク
ロプログラム命令（制御信号）４ａを入力すると、クロ
ック選択信号「−５％」、「±０」、 「＋５％」の
いずれか１つを有効とするような論理値を与える。
このクロック選択信号の数は前記のタイミング発生回路
１の出力の数に対応している。タイミング制御回路４は
、クロックの切替、即ち周期の切替を対応するクロック
パルスの特定のタイミングで行なうように制御する。こ
れは選択するクロックと他のクロックとの相互のタイミ
ングを整えるようＫするためである。タイミング制御回
路４の出力信号２１，２２．２３は選択回路２に供給さ
れ、第３図に示すクロック１１，１２．１３のいずれか
ひとつのクロックが、クロック分配回路３を経由して処
理装置７の各負荷回路へ供給される。同時に出力信号２
１，２２．２３は、メモリアドレス発生回路５に供給さ
れる。メモリアドレス発生回路５は、入力信号２１，２
２．２３の状態に応じてメモリアドレスを発生する。例
えばマイクロプログラム（制御信号４ａ）がクロック選
択信号のうち「−５％」を有効とした場合信号２１゜２
２．２３は、論理値がそれぞれｒｘＪ ｒＯＪ「０」と
なシ、選択回路２の出力には第３図のクロックパルス１
１が得られる。また、メモリアドレス発生回路５は入力
信号１’−１，０，ＯＪに応じたメモリアドレス（例え
ば０００４番地）を生成する。このメモリアドレスは、
第４図に示したメモリマツピングの［ｎ−ＩＪ番地に対
応させる。
１の出力の数に対応している。タイミング制御回路４は
、クロックの切替、即ち周期の切替を対応するクロック
パルスの特定のタイミングで行なうように制御する。こ
れは選択するクロックと他のクロックとの相互のタイミ
ングを整えるようＫするためである。タイミング制御回
路４の出力信号２１，２２．２３は選択回路２に供給さ
れ、第３図に示すクロック１１，１２．１３のいずれか
ひとつのクロックが、クロック分配回路３を経由して処
理装置７の各負荷回路へ供給される。同時に出力信号２
１，２２．２３は、メモリアドレス発生回路５に供給さ
れる。メモリアドレス発生回路５は、入力信号２１，２
２．２３の状態に応じてメモリアドレスを発生する。例
えばマイクロプログラム（制御信号４ａ）がクロック選
択信号のうち「−５％」を有効とした場合信号２１゜２
２．２３は、論理値がそれぞれｒｘＪ ｒＯＪ「０」と
なシ、選択回路２の出力には第３図のクロックパルス１
１が得られる。また、メモリアドレス発生回路５は入力
信号１’−１，０，ＯＪに応じたメモリアドレス（例え
ば０００４番地）を生成する。このメモリアドレスは、
第４図に示したメモリマツピングの［ｎ−ＩＪ番地に対
応させる。
この様に使用されているクロックの周期に応じたメモリ
の特定番地をアクセスすることができ、特定情報をその
アドレスが示すメモリに書込むことができる。
の特定番地をアクセスすることができ、特定情報をその
アドレスが示すメモリに書込むことができる。
（発明の効果）
以上説明したように、処理装置のクロックの周期をマイ
クロプログラム等によって選択すること、及び選側され
ているクロックの周期に対応してメモリの特定番地を選
択アクセスし、特定情報を書込むことができるようはす
ることで、処理装置のタイミングマージン試験を自動的
に行ない、その実施した状況をメモリの特定番地に記録
することができるので処理装置のマージン確認を容易に
行なえる効果がある。
クロプログラム等によって選択すること、及び選側され
ているクロックの周期に対応してメモリの特定番地を選
択アクセスし、特定情報を書込むことができるようはす
ることで、処理装置のタイミングマージン試験を自動的
に行ない、その実施した状況をメモリの特定番地に記録
することができるので処理装置のマージン確認を容易に
行なえる効果がある。
第１図は本発明の一実施例を示したブロック図、第２図
は本発明が適用されるンステム構成図、第３図は第１図
のタイミング発生回路から出力されるクロックの波形図
、第４図は第３図のクロックに対応してアクセスされる
メモリマツピングを示した図である。 １・・・タイミング発生回路、２・・・選択回路、３・
・・クロック分配回路、４・・・タイミング制御回路、
５・・・メモリアドレス発生回路、７・・・中央処理装
置（ＣＰＵ ）、８・・・メモリ、９・・・入出力装置
（Ｉｌｏ）。 代理人 弁理士 本 庄 伸 介 もＯ停ト≦女−ｂ １ｏバスライン 第２図 第３図 第４図
は本発明が適用されるンステム構成図、第３図は第１図
のタイミング発生回路から出力されるクロックの波形図
、第４図は第３図のクロックに対応してアクセスされる
メモリマツピングを示した図である。 １・・・タイミング発生回路、２・・・選択回路、３・
・・クロック分配回路、４・・・タイミング制御回路、
５・・・メモリアドレス発生回路、７・・・中央処理装
置（ＣＰＵ ）、８・・・メモリ、９・・・入出力装置
（Ｉｌｏ）。 代理人 弁理士 本 庄 伸 介 もＯ停ト≦女−ｂ １ｏバスライン 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 中央処理装置とメモリ装置と入出力装置とを共通のバス
ラインに接続して成るデータ処理システムにおいて、 相互に周期の異なる複数のクロックを出力するタイミン
グ発生回路と、クロック選択信号を入力し前記複数のク
ロックの内該クロック選択信号に応じたクロックに切替
えるためのタイミング制御を行なうタイミング制御回路
と、該タイミング制御回路の出力に対応したメモリアド
レスを発生するメモリアドレス発生回路と、前記タイミ
ング発生回路の複数のクロックを入力し前記タイミング
制御回路の出力に応じて特定のクロックを選択する選択
回路と、該選択回路で選択されたクロックを分配して複
数のクロック負荷回路へ送出するクロック分配回路とを
前記中央処理装置に設けたことを特徴とするデータ処理
システムのクロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176375A JPS6332623A (ja) | 1986-07-25 | 1986-07-25 | デ−タ処理システムのクロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176375A JPS6332623A (ja) | 1986-07-25 | 1986-07-25 | デ−タ処理システムのクロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6332623A true JPS6332623A (ja) | 1988-02-12 |
Family
ID=16012528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61176375A Pending JPS6332623A (ja) | 1986-07-25 | 1986-07-25 | デ−タ処理システムのクロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6332623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127337A (en) * | 1985-04-24 | 1992-07-07 | Urban Transportation Development Corp., Ltd. | Reaction rail |
-
1986
- 1986-07-25 JP JP61176375A patent/JPS6332623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127337A (en) * | 1985-04-24 | 1992-07-07 | Urban Transportation Development Corp., Ltd. | Reaction rail |
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