JP2972934B2

JP2972934B2 - マイクロコンピュータにおける外部コマンド生成装置

Info

Publication number: JP2972934B2
Application number: JP2152077A
Authority: JP
Inventors: 昭雄細野
Original assignee: AI OO DEETA KIKI KK
Current assignee: AI OO DEETA KIKI KK
Priority date: 1990-06-11
Filing date: 1990-06-11
Publication date: 1999-11-08
Anticipated expiration: 2014-11-08
Also published as: JPH0444138A

Description

【発明の詳細な説明】産業上の利用分野この発明は、たとえば拡張メモリシステムのメモリバ
ンク切換コマンドのような外部コマンドを任意に実現す
ることができるマイクロコンピュータにおける外部コマ
ンド生成装置に関する。

従来技術ダイナミックRAM（DRAM）のようなメモリMRは、マイ
クロコンピュータMCと組み合わせて使用される（第４
図）。なお、一般に、メモリMRは、アドレス端子Ａに接
続するアドレスバスAB、入力端子Ｄと出力端子Ｑとに接
続するデータバスDB、行アドレスクロック端子RASに接
続する行アドレスストローブRAS、列アドレスクロック
端子CASに接続する列アドレスストローブCAS、制御端子
Ｗに接続する書込み指令Ｗの各信号線を介して制御され
る。

いま、メモリMRが容量2^kバイトのDRAMであるとする
と、アドレスバスABは、一般に、（ｋ−１）本の信号線
のパラレルバスが使用される。すなわち、メモリMRのア
ドレス指定は、いわゆるアドレスマルチプレクス方式に
より、アドレスバスABを行アドレスRAと列アドレスCAと
に時分割使用し（第５図）、メモリMRは、行アドレスス
トローブRAS、列アドレスストローブCASのタイミングに
より、アドレスバスAB上の行アドレスRA、列アドレスCA
の双方を順次読み取り、ラッチすることができる。アド
レスマルチプレクス方式は、メモリMRを構成するICメモ
リ素子の所要総ピン数を少なくし、プリント基板に実装
する際の煩雑性を軽減することができるため、今日で
は、極く標準的な方式となっている。

一般に、アドレスマルチプレクス方式では、行アドレ
スストローブRASと列アドレスストローブCASとの各立下
りを基準にして、行アドレスRA、列アドレスCAがメモリ
MRに取り込まれる。すなわち、マイクロコンピュータMC
は、行アドレスストローブRAS、列アドレスストローブC
ASの各立下りタイミングに同期して、アドレスバスAB上
に行アドレスRA、列アドレスCAを順次送出すればよい。

一方、メモリMRに対するリード命令、ライト命令の選
択は、書込み指令Ｗの状態にする。すなわち、書込み指
令Ｗが列アドレスストローブCASの立下り時点において
ハイレベルであればリード命令と解釈され、メモリMR
は、出力端子Ｑを介して指定のアドレスの記憶内容をデ
ータバスDB上に送出する。また、その時点において書込
み指令Ｗがローレベルであればライト命令と解釈され、
入力端子Ｄを介してデータバスDB上に存在するデータが
メモリMRに書き込まれる。なお、リード命令、ライト命
令のいずれに対しても、データバスDB上のデータの有効
期間が規定されている。また、データバスDBは、パラレ
ル転送するデータのビット数に応じ、所定本数の信号線
からなるパラレルバスとなっている。

発明が解決しようとする課題かかる従来技術によるときは、マイクロコンピュータ
MCには、メモリMRを制御するために、必要最小限の信号
線からなるアドレスバスAB、データバスDBの他、行アド
レスストローブRAS、列アドレスストローブCAS、書込み
指令Ｗからなるインタフェイスが存在するに過ぎないか
ら、DRAMのような標準的なメモリに対するメモリアクセ
ス以外の制御動作が全く不可能であり、したがって、た
とえばEEPROMのような特殊なメモリ素子を接続したり、
メモリ容量を任意に拡張し、いわゆる拡張メモリシステ
ムを構築したりすることが容易でないという問題があっ
た。

たとえば、EEPROMは、記憶内容を電気的に消去するこ
とができるが、そのときの消去時間は、一般に数10ms程
度の長時間を要し、普通のDRAMの動作に比して格段に遅
いために、このような単純なインタフェイスを介して制
御することが不可能である。また、拡張メモリシステム
は、メモリバンクの切換制御を必要とするが、これも、
アドレスバスのビット数が不足するため、標準的なイン
タフェイスでは実現できないことがある。

そこで、この発明の目的は、かかる従来技術の問題に
鑑み、特定の命令シーケンスの実行を検出して外部コマ
ンドを生成するコマンド生成手段を設けることによっ
て、EEPROMを含む任意のメモリ素子の接続を可能にし、
または、任意容量の拡張メモリシステムを容易に構築す
ることができるマイクロコンピュータにおける外部コマ
ンド生成装置を提供することにある。

課題を解決するための手段かかる目的を達成するためのこの発明の構成は、アド
レスバス上に現われる特定のメモリアドレスを検知する
アドレス検知手段と、アドレス検知手段が検知する同一
のメモリアドレスを対象とする特定の命令シーケンスの
実行を検出し、所定の外部コマンドを生成出力するコマ
ンド生成手段とを備えることをその要旨とする。

なお、コマンド生成手段は、少なくとも３回以上連続
するリード命令を特定の命令シーケンスとして検出する
カウンタと、このカウンタの動作直後のライト命令を検
出して所定の外部コマンドを生成出力するコマンド生成
回路とを備えることができ、このときのカウンタは、バ
ックアップ用のタイマを備えることができる。

また、コマンド生成手段は、特定の命令シーケンスの
実行を検出した直後の命令に付随するオペランドデータ
に応じて、生成出力する外部コマンドを修飾することが
できる。

作用かかる発明の構成によるときは、アドレス検知手段
は、アドレスバス上に現われる特定のメモリアドレスを
検知することができ、コマンド生成手段は、このメモリ
アドレスを対象とする特定の命令シーケンスの実行を検
出することができる。そこで、命令シーケンスとして、
同一のメモリアドレスに対する所定回数のリード命令の
繰返しのように、通常のプログラム内に出現し得ない命
令パターンを設定しておくことにより、コマンド生成手
段は、この命令シーケンスの検出を外部コマンド生成動
作のトリガとして利用することができる。すなわち、コ
マンド生成手段は、その直後の命令実行により、所定の
外部コマンドを生成出力すればよい。

なお、特定の命令シーケンスとしては、少なくとも３
回以上連続するリード命令を使用するのが便利であり、
これは、カウンタによって簡単に検出することができ
る。また、特定の命令シーケンスが検出された後は、た
とえば、それに続くライト命令に応動するコマンド生成
回路により、任意の外部コマンドを生成することができ
る。

カウンタにバックアップ用のタイマを付設すれば、タ
イマは、所定回数のリード命令が繰り返される時間に制
限を設けることができるから、たとえばマイクロコンピ
ュータ内において実行されるマルチタスクプログラムの
組合せにより、偶発的に特定の命令シーケンスに一致す
る命令パターンが出現し、これによってシステムが誤動
作してしまう確率を極少にすることができる。

さらに、コマンド生成手段が、特定の命令シーケンス
の実行を検出した直後の命令に付随するオペランドデー
タに応じて外部コマンドを修飾するときは、このデータ
を使用して外部コマンドの動作内容を明確に規定するこ
とができるから、システムの動作信頼性を一層向上させ
ることが可能である。

実施例以下、図面を以って実施例を説明する。

マイクロコンピュータにおける外部コマンド生成装置
は、アドレス検知手段10と、コマンド生成手段20とを備
えてなる（第１図）。

メモリMRはDRAMであり、２個のメモリバンクMR1、MR2
から構成されている。また、コマンド生成手段20は、生
成した外部コマンドにより、コマンドコントローラＣ、
セレクタＳを介してメモリMRのメモリバンクMR1、MR2の
一方を選択し、マイクロコンピュータMCの拡張メモリシ
ステムを構築している。

メモリバンクMR1、MR2は、それぞれアドレス端子Ａ、
入出力端子D/Q、制御端子Ｗ、行アドレスクロック端子R
AS、列アドレスクロック端子CASを有する。アドレス端
子Ａ、入出力端子D/Qは、それぞれメモリバンクMR1、MR
2間を並列接続するとともに、マイクロコンピュータMC
のアドレスバスAB、データバスDBに接続され、列アドレ
スクロック端子CASは、同様に並列接続され、マイクロ
コンピュータMCからの列アドレスストロープCASが入力
されている。また、制御端子Ｗは、メモリバンクMR1、M
R2間を並列接続した上、コマンドコントローラＣを介し
てマイクロコンピュータMCからの書込み指令Ｗが入力さ
れている。さらに、行アドレスクロック端子RASには、
セレクタＳを介し、メモリバンクMR1、MR2ごとにマイク
ロコンピュータMCからの行アドレスストローブRASが入
力されている。

アドレス検知手段10は、行アドレスレジスタ11、列ア
ドレスレジスタ12と、コンパレータ13、設定スイッチ14
とを組み合わせて形成されている（第２図）。行アドレ
スレジスタ11、列アドレスレジスタ12には、アドレスバ
スABが分岐入力される一方、それぞれの出力は、コンパ
レータ13に接続されている。また、設定スイッチ14は、
２回線を介してコンパレータ13に接続されている。

マイクロコンピュータMCからの行アドレスストローブ
RAS、列アドレスストローブCAS、書込み指令Ｗ、データ
バスDBは、コマンド生成手段20にも分岐入力されてい
る。行アドレスストローブRAS、列アドレスストローブC
ASは、コマンド生成手段20のアドレスセット回路21に入
力され、アドレスセット回路21の出力は、アドレス検知
手段10の行アドレスレジスタ11、列アドレスレジスタ12
に個別に接続され、さらに、コマンド生成手段20のカウ
ンタ22、タイマ23、コマンド生成回路24に分岐接続され
ている。ただし、コマンド生成回路24には、アンドゲー
ト24aが前置されている。

書込み指令Ｗは、アンドゲート24aに入力される他、
インバータ22aを介し、カウンタ22、タイマ23に分岐入
力されている。データバスDBは、コマンド生成回路24に
接続されている。

アドレス検知手段10のコンパレータ13の出力は、一致
信号S10として、カウンタ22、タイマ23、アンドゲート2
4aに分岐入力され、また、カウンタ22、タイマ23の各出
力は、それぞれアンドゲート24a、カウンタ22に接続さ
れている。コマンド生成回路24の出力は、コマンド生成
手段20からの外部コマンド信号S20として、コマンドコ
ントローラＣ、セレクタＳに入力されている（第１
図）。

いま、メモリMRのメモリバンクMR1、MR2のうちメモリ
バンクMR1が使用されているとき、セレクタＳは、行ア
ドレスストローブRASをメモリバンクMR1の行アドレスク
ロック端子RASに接続している。したがって、アドレス
バスABを介して与えられる行アドレスRA、列アドレスCA
は、メモリバンクMR1においてのみ読み込まれ、メモリ
バンクMR2には読み込まれない。すなわち、このときの
マイクロコンピュータMCは、メモリバンクMR1のみがメ
モリMRを形成しているかのようにして動作する。ただ
し、このときのコマンドコントローラＣは、マイクロコ
ンピュータMCからの書込み指令ＷをそのままメモリMRに
伝送するものとする。

ここで、使用中のメモリバンクMR1をメモリバンクMR2
にバンク切換えするときは、マイクロコンピュータMC内
において、メモリMR内のメモリアドレスに対応する特定
のメモリアドレスに対し、連続して３回のリード命令を
実行する。メモリバンクMR1は、このリード命令に対し
ても応動し、そのメモリアドレスの記憶内容をデータバ
スDB上に送出するが、マイクロコンピュータMCは、その
データを無視してしまう。

一方、アドレス検知手段10の行アドレスレジスタ11、
列アドレスレジスタ12には、アドレスバスAB上に現われ
る行アドレスRA、列アドレスCAが読み込まれてラッチさ
れる。ただし、行アドレスレジスタ11、列アドレスレジ
スタ12の各動作タイミングは、コマンド生成手段20のア
ドレスセット回路21を介し、行アドレスストローブRA
S、列アドレスストローブCASの各立下りタイミングに連
動するものとする。また、アドレス検知手段10の設定ス
イッチ14には、この特定のメモリアドレスを行アドレス
RA₀、列アドレスCA₀に分けてあらかじめ設定しておくも
のとし、このとき、コンパレータ13は、行アドレスレジ
スタ11、列アドレスレジスタ12中の行アドレスRA、列ア
ドレスCAと、設定スイッチ14に設定する行アドレスR
A₀、列アドレスCA₀とを対比し、両者の一致を検出して
一時信号S10を出力することができる。

コマンド生成手段20のカウンタ22は、マイクロコンピ
ュータMCにおいて実行するリード命令の回数を計数す
る。すなわち、カウンタ22は、インバータ22aを介して
書込み指令Ｗを入力することによって現在命令がリード
命令であることを判別するとともに、コンパレータ13か
らの一致信号S10により、そのメモリアドレスが設定ス
イッチ14に設定される特定のメモリアドレスであること
を検知し、特定のメモリアドレスを対象とするリード命
令のみに対応して、これを計数することができる。ただ
し、カウンタ22に入力するアドレスセット回路21からの
出力は、このリード命令の実行タイミングを検出してい
る。

カウンタ22が３回連続するリード命令の実行を検出す
ると、その結果は、アンドゲート24aに送出される。ア
ンドゲート24aには、コンパレータ13からの一致信号S1
0、アドレスセット回路21の出力、書込み指令Ｗが併せ
て入力されているから、アンドゲート24aは、このリー
ド命令に引き続く特定のメモリアドレスを対象とするラ
イト命令に対してのみ開き、このときのメモリアドレス
も、設定スイッチ14に設定されたものでなければならな
い。

コマンド生成回路24は、アンドゲート24aが開くこと
によって作動する。ただし、コマンド生成回路24には、
データバスDBが接続されているから、コマンド生成回路
24は、このときのライト命令に付随するオペランドデー
タを参照して所定の外部コマンドを生成し、外部コマン
ド信号S20として出力することができる。

たとえば、ライト命令に付随するオペランドデータが
０のときの外部コマンドは、メモリバンクMR1をメモリ
バンクMR2に切り換えるメモリバンク切換コマンドであ
り、オペランドデータが１のときの外部コマンドは、メ
モリバンクMR2をメモリバンクMR1に切り換えるメモリバ
ンク切換コマンドとすることができる。よって、いま
は、オペランドデータを０とし、セレクタＳにより行ア
ドレスストローブRASの伝送先をメモリバンクMR1からメ
モリバンクMR2に切り換えればよい。なお、このときの
外部コマンド信号S20は、コマンドコントローラＣにも
入力されるから、コマンドコントローラＣは、このメモ
リバンク切換コマンドに対応して、ライト命令実行によ
る書込み指令ＷがメモリMRに伝達されるのを有効に阻止
し、３回のリード命令に引き続くライト命令によりメモ
リMRに不要なデータが書き込まれることを防止する。こ
のライト命令は、メモリバンク切換コマンドを生成する
ためのトリガとして実行されるものであり、メモリMRに
対する現実の書込み命令ではないからである。

以上のようにして、コマンド生成回路24が、外部コマ
ンド信号S20としてメモリバンク切換コマンドを出力す
ると、メモリバンクMR1は、セレクタＳが切り換えられ
ることによってマイクロコンピュータMCから切り離さ
れ、代わりにメモリバンクMR2が接続される。そこで、
マイクロコンピュータMCは、以後、メモリバンクMR2を
メモリMRとして使用することができる。

なお、タイマ23は、カウンタ22と同一の信号を入力と
し、カウンタ22をクリアするために使用される。特定の
メモリアドレスを対象とするリード命令のうち、最初の
ものの実行によってタイマ23をスタートすると、タイマ
23に設定される時間４内に引き続く２回のリード命令が
実行されることにより、カウンタ22が出力を発生し、コ
マンド生成回路24は、これに対応して外部コマンドを生
成出力することができるが、そうでないときは、タイマ
23がタイムアップすることによりカウンタ22がクリアさ
れ、コマンド生成回路24は、外部コマンドを生成出力す
ることがない。すなわち、タイマ23は、設定される所定
時間内に３回のリード命令が実行されたか否かをチェッ
クするバックアップ用のタイマとして作動する。

また、メモリバンクMR2からメモリバンクMR1に復帰す
るときは、同様にして、３回のリード命令と、それに引
き続くライト命令とを実行すればよい。ただし、この場
合は、ライト命令実行の際のオペランドデータをたとえ
ば０に代えて１にすることにより、セレクタＳの切換え
方向を前回と逆に制御するものとする。すなわち、コマ
ンド生成回路24は、特定の命令シーケンスの実行を検出
した直後の命令に付随するオペランドデータを使用し
て、生成する外部コマンドを修飾することができる。

以上の説明において、外部コマンドを発生させるため
の３回のリード命令の実行は、一般に、少なくとも３回
以上連続する特定の命令シーケンスであって、マイクロ
コンピュータMC内で遂行されるプログラム内に出現し得
ない任意の命令パターンであればよい。また、このよう
な特定の命令シーケンスの実行を検出した後、コマンド
生成手段20に外部コマンドを発生させるためのライト命
令も、他の任意の命令に代えてよい。ただし、一般に
は、第１図、第２図に示すように、リード命令からなる
命令シーケンスと、それに引き続くライト命令とを選定
すれば、標準的なメモリMRに対するインタフェイスをそ
のまま使用して所定の外部コマンドを発生させることが
でき、全体システムが簡単になり、極めて有利である。

また、少なくとも３回以上連続するリード命令に引き
続くライト命令は、単に外部コマンドを生成するための
トリガとして使用される。そこで、このライト命令に付
随するオペランドデータとして２以上の酒類を使用すれ
ば、メモリMRが任意の数のメモリバンクMRi（ｉ＝１、
２…）からなる場合でも、オペランドデータを指定する
ことにより、任意のメモリバンクMRiを選択制御するこ
とが可能である。

他の実施例マイクロコンピュータにおける外部コマンド生成装置
は、一部のスタティックRAM（SRAM）やEEPROMからなる
メモリMRに対し、書込み制御コマンドを生成することが
できる（第３図）。ここでは、メモリMRは、入出力端子
I/O、アドレス端子Ａ、出力イネーブル端子OE、ライト
イネーブル端子WE、チップイネーブル端子CEを有するも
のとする。また、コマンド生成回路24からの外部コマン
ド信号S20は、列アドレスレジスタ12からの列アドレスC
AとともにデコーダＤに入力され、行アドレスレジスタ1
1からの行アドレスRAは、アドレス端子Ａに入力されて
いる。デコーダＤの出力は、メモリMRに付設するメモリ
コントローラCRを介し、メモリMRのチップイネーブル端
子CEに接続されている。

デコーダＤには、列アドレスCAをデコードするタイミ
ングを決定するために、書込み指令Ｗと行アドレススト
ローブRAS、列アドレスストローブCASとが入力されてい
る。また、メモリコントローラCRには、ライト命令であ
るが、リード命令であるかを判別するために、アンドゲ
ートAD1を介し、インバータＶによる書込み指令Ｗの反
転信号と列アドレスストローブCASとのアンド信号が入
力され、さらに、アンドゲートAD2を介し、書込み指令
Ｗと列アドレスストローブCASとのアンド信号が入力さ
れている。メモリコントローラCRは、これらの入力信号
に対応して、それぞれ出力イネーブル端子OE、ライトイ
ネーブル端子WEに対する入力信号を作るものとする。

データバスDBと入出力端子I/Oとの間には、バスコン
トローラBCが介装されている。バスコントローラBCは、
デコーダＤからの別の出力を入力し、データバスDB上に
現われるデータの有効期間と、メモリMRに対する入出力
データの有効期間との時間調節を図るものとする。

いま、メモリMRに対するリード命令が実行されると、
そのメモリアドレスのうち、行アドレスRAは直接アドレ
ス端子Ａに供給されるが、列アドレスCAは、デコーダＤ
によってデコードされ、メモリコントローラCRを介して
ライトイネーブル端子WEとチップイネーブル端子CEとに
供給される。ただし、メモリMRに対する固有のタイミン
グ調整は、メモリコントローラCRによって行なわれ、こ
のときのデータは、バスコントローラBCを介してデータ
バスDB上に送出される。なお、一般に、メモリMRがSRAM
やEEPROMであっても、リード命令に対する応答は十分に
速いから、このときのバスコントローラBCは、単にデー
タを中継するのみであり、何ら格別の動作をすることは
ない。

一方、前実施例と同様にして、メモリMRの特定のメモ
リアドレスを対象とする少なくとも３回以上のリード命
令が繰り返し実行されると、引き続くライト命令に対応
して、コマンド生成回路24は、外部コマンド信号S20と
して書込み制御コマンドを出力する。そこで、デコーダ
Ｄは、バスコントローラBCに対して信号を送り、データ
バスDB上のデータを十分に長く保持し、メモリMRの書込
み動作に必要な時間を確保するための準備を完了するか
ら、マイクロコンピュータMCは、引き続いてメモリMRに
対するライト命令を実行すればよい。

なお、この実施例においても、外部コマンドを発生さ
せるためのライト命令に付随するオペランドデータが使
用可能である。すなわち、この発明は、メモリMRがそれ
ぞれ任意数のメモリバンクからなるDRAM、SRAM、EEPROM
等の組合せからなる場合であっても容易に対応すること
ができる。オペランドデータの指定により、各メモリバ
ンクの選択と、それを形成するメモリ素子の種類に応じ
て所定のメモリアクセス形態の切換え制御とが可能であ
るからである。

発明の効果以上説明したように、この発明によれば、特定のメモ
リアドレスを検知するアドレス検知手段と、このメモリ
アドレスを対象とする特定の命令シーケンスの実行を検
出し、所定の外部コマンドを生成出力するコマンド生成
手段とを設けることによって、コマンド生成手段は、必
要に応じて任意の外部コマンドを生成出力することがで
きるから、標準的な必要最少限のインタフェイスを使用
しながら、任意のメモリ素子を自在に制御することがで
き、任意のメモリ素子による任意容量の拡張メモリシス
テムを容易に構築することができるという極めて優れた
効果がある。

【図面の簡単な説明】

第１図と第２図は実施例を示し、第１図は全体系統図、
第２図は要部詳細系統図である。第３図は他の実施例を示す全体概略系統図である。第４図と第５図は従来例を示し、第４図は全体系統図、
第５図は動作説明線図である。 MC……マイクロコンピュータ AB……アドレスバス 10……アドレス検知手段 20……コマンド生成手段 22……カウンタ 23……タイマ 24……コマンド生成回路

Claims

(57)【特許請求の範囲】

【請求項１】アドレスバス上に現われる特定のメモリア
ドレスを検知するアドレス検知手段と、該アドレス検知
手段が検知する同一のメモリアドレスを対象とする特定
の命令シーケンスの実行を検出し、所定の外部コマンド
を生成出力するコマンド生成手段とを備えてなるマイク
ロコンピュータにおける外部コマンド生成装置。
【請求項２】前記コマンド生成手段は、少なくとも３回
以上連続するリード命令を特定の命令シーケンスとして
検出するカウンタと、該カウンタの動作直後のライト命
令を検出して所定の外部コマンドを生成出力するコマン
ド生成回路とを備えることを特徴とする特許請求の範囲
第１項記載のマイクロコンピュータにおける外部コマン
ド生成装置。
【請求項３】前記カウンタは、バックアップ用のタイマ
を備えることを特徴とする特許請求の範囲第２項記載の
マイクロコンピュータにおける外部コマンド生成装置。
【請求項４】前記コマンド生成手段は、特定の命令シー
ケンスの実行を検出した直後の命令に付随するオペラン
ドデータに応じて、生成出力する外部コマンドを修飾す
ることを特徴とする特許請求の範囲第１項ないし第３項
のいずれか記載のマイクロコンピュータにおける外部コ
マンド生成装置。