JPH10125062A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、メモリ制御装置に関し、シンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）からなるメモリを高速化す
ることを目的とする。 【解決手段】 主制御回路２０１への第１のクロックの
供給中、アクセス源１００からのアクセスの行アドレス
と記憶手段２０３に保持された活性化行アドレスとが一
致している場合に、制御信号形成回路２０４が行アドレ
スの活性化を行うことなくそのアクセスの列アドレスを
用いてＳＤＲＡＭ３００をアクセスするための制御信号
を形成する。第１のクロックの供給停止の間、コマンド
発行手段２０６がＳＤＲＡＭ３００にリフレッシュを行
わせるためのコマンドを発行する。第１のクロックの供
給再開の際、参照手段２０５が記憶手段２０３の活性化
行アドレスを参照して、これを用いてコマンド発行手段
２０６がＳＤＲＡＭ３００に活性化行アドレスの活性化
を行なわせるコマンドを発行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御装置に
関し、特に、活性化された行アドレスを保持する記憶手
段を備えシンクロナスＤＲＡＭを制御するメモリ制御装
置に関する。

【０００２】

【従来の技術】従来、低価格を要求されるワークステー
ションの主記憶としては低価格のＤＲＡＭが用いられて
いる。特に、ＣＰＵの高速化に伴って高速性が要求され
るようになった結果、外部から高速のクロックを与えて
動作速度を高速化したシンクロナスＤＲＡＭが用いられ
ている。

【０００３】一方、従来、高速性を要求される大型計算
機やスーパーコンピュータの主記憶としては高速のＳＲ
ＡＭが用いられている。しかし、高速ＳＲＡＭはＤＲＡ
Ｍに比べてビット当りの単価が１０倍前後であると言う
欠点がある。そこで、ワークステーションとの価格競争
の激化に伴って、スーパーコンピュータ等においても主
記憶をＤＲＡＭにより構成することが要求されている。
特に、ワークステーションにおける採用の実績から、シ
ンクロナスＤＲＡＭを主記憶として用いることが考えら
れる。

【０００４】なお、ワークステーションにおいてシンク
ロナスＤＲＡＭを主記憶として用いた場合のメモリアク
セスは、以下のように行われる。メモリアクセス要求が
連続アドレスのアクセスであることがメモリリクエスト
コマンドにより予め判っている時は、１回の行アドレス
活性化の後、複数回の列アドレスを指定してのアクセス
を繰り返す。これにより、２回目のアクセス以降のプリ
チャージ及び行アドレスの活性化に要する時間を不要に
して、高速アクセスを実現している。連続アドレスアク
セスであることが判っている時以外は、各メモリリクエ
スト毎に、行アドレス活性化、列アドレスを指定しての
アクセス、プリチャージと言うサイクルを繰り返す。こ
の場合は連続アドレスアクセス程には高速化できない。

【０００５】そこで、行アドレスを保持するための記憶
手段を設けて、行アドレスを活性化した際にこれを保持
している。あるアクセスの次のアクセスにおいて、当該
次アクセスの行アドレスと記憶手段に保持されている行
アドレスとを比較する。比較の結果両者が一致している
場合、行アドレスの活性化を行うことなく、列アドレス
を用いて当該データを読み出す。これにより、メモリア
クセス要求が連続はしていないが比較的狭い範囲のアド
レス（同一の行アドレス）に分布している場合、２回目
のアクセス以降のプリチャージ及び行アドレスの活性化
に要する時間を不要にして、高速アクセスを実現する確
率を高くして高速化を図っている。なお、両者が不一致
である場合、プリチャージの後に行アドレスの活性化を
行い列アドレスを用いて当該データを読み出す。この
時、記憶手段にこの活性化した行アドレスを保持する。

【０００６】

【発明が解決しようとする課題】しかし、本発明者の検
討によれば、ワークステーションにおいてシンクロナス
ＤＲＡＭを主記憶として用いた場合の構成を、単純にス
ーパーコンピュータ等に適用することはできない。これ
は以下の理由による。

【０００７】スーパーコンピュータにおいてはローカリ
ティの期待できないデータ（例えば巨大配列等）を扱う
ため、キャッシュメモリを経由することなく主記憶を直
接アクセスする。この主記憶のアクセスは高速である必
要がある。また、この場合、多次元配列を各方向に掃く
ために、連続アドレスアクセスのみでなくストライドア
クセス（間隙の空いたアドレスでのアクセス）等が行わ
れる。従って、この場合のアクセスは通常は連続アクセ
スではなく、連続アドレスアクセスである場合でもアド
レス境界やアクセス長さは一定でない。

【０００８】従って、主記憶としてシンクロナスＤＲＡ
Ｍを採用した場合、その高速化のために、行アドレスを
活性化した際にこの活性化した行アドレスを保持するた
めの記憶手段が必須であると考えられる。即ち、連続ア
ドレスアクセスが少ない分シンクロナスＤＲＡＭの特徴
を活かした高速化が図り難いので、少しでも高速アクセ
スできる範囲を広げる必要がある。このため、メモリア
クセス要求が連続はしていないが比較的狭い範囲のアド
レスに分布している場合、２回目のアクセス以降のプリ
チャージ及び行アドレスの活性化に要する時間を不要に
して、高速アクセスを実現する必要がある。

【０００９】しかし、スーパーコンピュータは、ワーク
ステーションとは異なり、通常、そのクロックを停止す
る機能を備える。これは、例えば、重大なハードウェア
障害の発生時にクロックを停止したり（チェックストッ
プ）、試験時のハードウェアシングルステップ実行時に
クロックを停止したり（シングルクロックモード）する
ために必要なものである。これは大型計算機においても
同様である。一方、ＤＲＡＭでは一定時間でリフレッシ
ュを行わなければ記憶内容が失われてしまうので、シン
クロナスＤＲＡＭにおいてはリフレッシュのためのクロ
ックを入力する必要がある。

【００１０】そこで、ＣＰＵ及びメモリ制御装置（ＭＣ
Ｕ）の主要部に対しては停止可能なクロックを供給し、
ＤＲＡＭ及びメモリ制御装置のＤＲＡＭインタフェース
部に対しては無停止のクロックを供給することが考えら
れる。この場合、停止可能クロックの停止中でもシンク
ロナスＤＲＡＭには無停止クロックを供給してリフレッ
シュを行う。これにより、シンクロナスＤＲＡＭを主記
憶として使用しつつクロック停止機能を実現できる。

【００１１】ところが、シンクロナスＤＲＡＭにおいて
は、リフレッシュを行うためには事前にプリチャージを
行って行アドレスを不活性化する必要がある。このた
め、停止可能クロックの停止中にリフレッシュが行われ
ることにより、行アドレスが不活性化されてしまう。こ
の結果、メモリ制御装置の記憶手段に保持された活性化
した行アドレスと、実際のシンクロナスＤＲＡＭにおけ
る行アドレスの状態とが不一致となってしまう。従っ
て、停止可能なクロックの供給の再開後においてアクセ
スの当該行アドレスと記憶手段に保持されている行アド
レスとが一致したとしても、列アドレスを用いて読み出
されたデータは読み出すべきデータではなく、誤動作の
原因となる。

【００１２】本発明は、メモリアクセス要求が連続はし
ていないが比較的狭い範囲のアドレスに分布している場
合に高速アクセスを可能としたシンクロナスＤＲＡＭを
制御するメモリ制御装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理構成
図であり、本発明によるメモリ制御装置を示す。図１の
メモリ制御装置２００は、メモリ３００をアクセスする
アクセス源１００と当該メモリ３００との間に設けら
れ、１又は２以上のシンクロナスＤＲＡＭからなるメモ
リ３００を制御する。メモリ制御装置２００は、アクセ
ス源１００に供給される停止可能な第１のクロックが供
給される主制御回路２０１と、メモリ即ちシンクロナス
ＤＲＡＭ３００に供給される無停止の第２のクロックが
供給される副制御回路２０２とからなる。

【００１４】主制御回路２０１は、シンクロナスＤＲＡ
Ｍ３００において活性化された行アドレスを保持する記
憶手段２０３と、記憶手段２０３に保持された行アドレ
スとシンクロナスＤＲＡＭ３００をアクセスする行アド
レスとの比較の結果に基づいて、副制御回路２０２にシ
ンクロナスＤＲＡＭ３００をアクセスさせるための所定
の制御信号を形成する制御信号形成回路２０４とを備え
る。副制御回路２０２は、記憶手段２０３に保持された
行アドレスを参照する参照手段２０５と、シンクロナス
ＤＲＡＭ３００に対して所定のコマンドを発行するコマ
ンド発行手段２０６とを備える。

【００１５】主制御回路２０１に対して第１のクロック
が供給されている間において、アクセス源１００からの
アクセスがあった時、前記比較の結果両者が一致してい
る場合には、制御信号形成回路２０４が、行アドレスの
活性化を行うことなく当該アクセスの列アドレスを用い
てシンクロナスＤＲＡＭ３００をアクセスするための制
御信号を形成する。この制御信号に従って副制御回路２
０２がシンクロナスＤＲＡＭ３００をアクセスする。

【００１６】主制御回路２０１に対して第１のクロック
が供給されている間において、アクセス源１００からの
アクセスがあった時、前記比較の結果両者が一致してい
ない場合には、制御信号形成回路２０４が、プリチャー
ジを行った後に当該アクセスの行アドレスを用いて当該
行アドレスを活性化して当該アクセスの列アドレスを用
いてシンクロナスＤＲＡＭ３００をアクセスするための
制御信号を形成する。これと共に記憶手段２０３が当該
行アドレスを保持する。この制御信号に従って副制御回
路２０２がシンクロナスＤＲＡＭ３００をアクセスす
る。

【００１７】一方、主制御回路２０１に対して第１のク
ロックの供給が停止されている間において、コマンド発
行手段２０６がシンクロナスＤＲＡＭ３００にリフレッ
シュを行わせるための所定のコマンドを発行する。そし
て、第１のクロックの供給が再開される際に、参照手段
２０５が記憶手段２０３に保持されている行アドレスを
参照して、これを用いてコマンド発行手段２０６がシン
クロナスＤＲＡＭ３００に当該参照した行アドレスの活
性化を行なわせるための所定のコマンドを発行する。

【００１８】本発明のメモリ制御装置２００によれば、
主制御回路２０１に対して第１のクロックが供給されて
いる間において、アクセス源１００からのアクセスがあ
った時、前記比較の結果両者が一致している場合には、
行アドレスの活性化を行うことなく、当該アクセスの列
アドレスを用いてシンクロナスＤＲＡＭ３００がアクセ
スされる。これにより、メモリアクセス要求が連続はし
ていないが比較的狭い範囲のアドレス（同一行アドレ
ス）に分布している場合、２回目のアクセス以降のプリ
チャージ及び行アドレスの活性化に要する時間を不要に
して、高速アクセスを実現する確率を高くして高速化を
図ることができる。

【００１９】なお、同様の場合において前記比較の結果
両者が一致していない場合には、通常のサイクルのアク
セスが行われる。即ち、プリチャージを行った後に、当
該アクセスの行アドレスを用いて当該行アドレスを活性
化して当該アクセスの列アドレスを用いてシンクロナス
ＤＲＡＭ３００がアクセスされる。

【００２０】一方、主制御回路２０１に対して第１のク
ロックの供給が停止されている間において、シンクロナ
スＤＲＡＭ３００がリフレッシュされる。これにより、
シンクロナスＤＲＡＭ３００の記憶内容が失われること
を防止することができる。

【００２１】このリフレッシュの後、第１のクロックの
供給が再開される際に、記憶手段２０３に保持されてい
る行アドレスを用いて、コマンド発行手段２０６がシン
クロナスＤＲＡＭ３００に当該行アドレスの活性化を行
なわせる。これにより、シンクロナスＤＲＡＭ３００に
おいてリフレッシュのためにプリチャージを行って行ア
ドレスを不活性化した場合でも、記憶手段２０３に保持
された行アドレスと実際のシンクロナスＤＲＡＭにおい
て活性化した行アドレスとを一致させることができる。
従って、停止可能クロックの供給再開後においてアクセ
スの当該行アドレスと記憶手段２０３に保持されている
行アドレスとが一致した場合、行アドレスの活性化をす
ることなく、直ちに当該列アドレスを用いて当該データ
を読み出すべきことができる。

【００２２】以上のように、本発明のメモリ制御装置２
００によれば、シンクロナスＤＲＡＭ３００を主記憶と
して使用しつつ、スーパーコンピュータ等に不可欠のク
ロック停止機能（チェックストップ及びシングルクロッ
クモード）を実現できる。更に、これに加えて、クロッ
クの停止中にシンクロナスＤＲＡＭをリフレッシュした
後であっても、メモリアクセス要求が連続はしていない
が比較的狭い範囲のアドレスに分布している場合にはプ
リチャージ及び行アドレスの活性化に要する時間を不要
にして、高速アクセスを実現することができる。

【００２３】

【発明の実施の形態】図２は本発明のメモリ制御装置２
００を備える大型計算機やスーパーコンピュータのよう
な電子計算機の一例を示す。メモリ３００をアクセスす
るアクセス源１００は、例えば大型計算機やスーパーコ
ンピュータのＣＰＵや入出力装置（Ｉ／Ｏ）である。こ
の例のメモリ３００は１個のシンクロナスＤＲＡＭ（３
００）からなる。メモリ制御装置２００は、アクセス源
１００と当該メモリ３００との間に設けられ、メモリ制
御装置２００はその主要部である主制御回路２０１とＤ
ＲＡＭインタフェース部である副制御回路２０２とから
なり、メモリ３００を制御する。

【００２４】主制御回路２０１には、アクセス源１００
に供給される第１のクロック（以下、ゲートクロックと
言う）と同一のクロックが、クロック制御回路４００か
ら供給される。ゲートクロックは停止可能なクロックで
ある。図２の電子計算機はクロック制御回路４００によ
りゲートクロックを停止する機能を備える。これによ
り、重大なハードウェア障害の発生時にＣＰＵ等のクロ
ックを停止したり（チェックストップ）、試験時のハー
ドウェアシングルステップ実行時にＣＰＵ等のクロック
を停止したり（シングルクロックモード）することが可
能となる。

【００２５】副制御回路２０２には、シンクロナスＤＲ
ＡＭ３００に供給される第２のクロック（以下、フリー
ランクロックと言う）と同一のクロックが、クロック制
御回路４００から供給される。フリーランクロックは無
停止のクロックである。従って、クロック制御回路４０
０にハードウェア故障がない限り、フリーランクロック
の供給が停止されることはない。これにより、ゲートク
ロックが停止中であっても、シンクロナスＤＲＡＭ３０
０にリフレッシュのためのクロックを入力することが可
能となる。

【００２６】主制御回路２０１は、記憶手段２０３であ
る活性化行アドレス保持回路２、行（ロウ）アドレス入
力回路４、列（カラム）アドレス入力回路５、データ入
力回路６、比較回路８、制御信号形成回路２０４である
制御信号形成回路１０、アドレス主選択回路１１を備え
る。

【００２７】副制御回路２０２は、参照手段２０５であ
る活性化行アドレス参照回路１２、制御信号選択回路１
３、アドレス副選択回路１４、制御信号出力回路１５、
アドレス出力回路１６、データ出力回路１７、コマンド
発行手段２０６であるコマンド制御回路１８を備える。

【００２８】まず、アクセス源１００及び主制御回路２
０１に対して第１のクロックが供給されている間、即
ち、通常期間におけるメモリ制御装置２００の動作につ
いて説明する。

【００２９】通常期間において、アクセス源１００がメ
モリ制御装置２００にシンクロナスＤＲＡＭ３００のア
クセスを依頼する。読み出しの場合にはアクセス源１０
０からアドレスが入力され、書き込みの場合にはアクセ
ス源１００からアドレス及びデータが入力される。

【００３０】アクセス源１００からのアクセス依頼があ
った時、行アドレス入力回路４が入力されたアドレスの
内の行アドレスを取り込んで保持し、列アドレス入力回
路５が入力されたアドレスの内の列アドレスを取り込ん
で保持する。データが入力された場合には、データ入力
回路６がこれを取り込んで保持する。なお、読み出し／
書き込み等を指示する信号は、別に規定されたメモリプ
ロトコルに従って、アクセス源１００から（アドレスバ
スを介して）メモリ制御装置２００の制御信号形成回路
１０に入力される。

【００３１】一方、活性化行アドレス保持回路２はシン
クロナスＤＲＡＭ３００において活性化された行アドレ
ス（活性化行アドレス）を保持する。この活性化行アド
レスは先に（当該アクセスに先行するアクセスの何れか
において）シンクロナスＤＲＡＭ３００を実際にアクセ
スした際の行アドレスである。従って、シンクロナスＤ
ＲＡＭ３００は当該行アドレスが活性化された状態にあ
る。即ち、当該行アドレスの全てのメモリセルからデー
タが読み出されており、列アドレスの指定があればシン
クロナスＤＲＡＭ３００から出力可能な状態になってい
る。

【００３２】行アドレス入力回路４は取り込んだ行アド
レスを比較回路８の一方の入力端子に入力する。比較回
路８の他方の入力端子には活性化行アドレス保持回路２
から活性化行アドレスが入力される。これにより、行ア
ドレス入力回路４からの当該アクセスの行アドレスと活
性化行アドレス保持回路２からの活性化行アドレスとが
比較される。比較回路８は入力された２個の行アドレス
を比較して、一致／不一致信号を制御信号形成回路１０
に入力する。

【００３３】制御信号形成回路１０は、比較回路８にお
ける比較の結果に基づいて、副制御回路２０２にシンク
ロナスＤＲＡＭ３００をアクセスさせるための所定の制
御信号（コマンド）を形成する。この制御信号は、アド
レス主選択回路１１の制御信号として用いられ、また、
制御信号選択回路１３に入力される。

【００３４】前記比較の結果、両者が一致している場
合、制御信号形成回路１０は、行アドレスの活性化を行
うことなく、当該アクセスの列アドレスを用いてシンク
ロナスＤＲＡＭ３００をアクセスする（以下、擬似的連
続アクセスと言う）ための制御信号を形成する。これに
より、メモリアクセス要求が連続はしていない（連続ア
クセスではない）が比較的狭い範囲（同一の行アドレ
ス）のアドレスに分布している場合に、プリチャージ及
び行アドレスの活性化を不要にできる。

【００３５】具体的には、制御信号形成回路１０は、行
アドレスの活性化が不要であるので、アドレス主選択回
路１１に列アドレス入力回路５の出力する当該アクセス
の列アドレスのみを選択的に出力させる。アドレス主選
択回路１１の出力はアドレス副選択回路１４に入力され
る。

【００３６】また、制御信号形成回路１０は、列アドレ
スのみを用いたアクセスのための制御信号ＣＳ、ＲＡ
Ｓ、ＣＡＳ、ＷＥを形成して出力する。即ち、これらの
制御信号の組合せを、連続アクセスにおける列アドレス
のみを用いたアクセスと同様の組合せとする。この擬似
的連続アクセスを指示する制御信号ＣＳ、ＲＡＳ、ＣＡ
Ｓ、ＷＥの組合せ（擬似的連続アクセスコマンド）は、
シンクロナスＤＲＡＭ３００の規格として予め定められ
る。制御信号形成回路１０の出力するこれらの制御信号
は制御信号選択回路１３に入力される。

【００３７】なお、この場合、前述のように、当該アク
セスの行アドレスを用いたシンクロナスＤＲＡＭ３００
の行アドレスの活性化は行われない。従って、当該アク
セスの行アドレスは活性化行アドレス保持回路２に保持
されず、その内容に変化はない。活性化行アドレス保持
回路２への活性化行アドレスの保持の制御は制御信号形
成回路１０により行われる。

【００３８】一方、比較回路８における前記比較の結
果、活性化行アドレスと当該アクセスの行アドレスの両
者が一致していない場合、制御信号形成回路１０は、プ
リチャージを行った後に当該アクセスの行アドレスを用
いて当該行アドレスを活性化して当該アクセスの列アド
レスを用いてシンクロナスＤＲＡＭ３００をアクセスす
る（通常アクセスする）ための制御信号を形成する。従
って、行アドレスが一致しない場合には、通常のアクセ
スが行われる。

【００３９】具体的には、制御信号形成回路１０は、行
アドレスの活性化が必要であるので、アドレス主選択回
路１１に、最初に行アドレス入力回路４の出力する当該
アクセスの行アドレスを選択的に出力させ、次に列アド
レス入力回路５の出力する当該アクセスの列アドレスを
選択的に出力させる。この出力のタイミングは制御信号
形成回路１０により制御される。

【００４０】また、制御信号形成回路１０は行アドレス
及び列アドレスを用いたアクセスのための制御信号Ｃ
Ｓ、ＲＡＳ、ＣＡＳ、ＷＥを形成して出力する。即ち、
これらの制御信号の組合せ（コマンド）を、最初にプリ
チャージの組合せ（プリチャージコマンド）とし、次に
通常アクセスの組合せ（通常のリード／ライトコマン
ド）とする。プリチャージ及び通常アクセスを指示する
制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せは、シン
クロナスＤＲＡＭ３００の規格として予め定められる。

【００４１】この場合、前述のように、当該アクセスの
行アドレスを用いたシンクロナスＤＲＡＭ３００の行ア
ドレスの活性化が行われる。従って、活性化された最新
のアドレスである当該アクセスの行アドレスが活性化行
アドレス保持回路２に保持される。これにより、当該ア
クセスの次のアクセスにおいて、行アドレスが互いに一
致する場合にその活性化を不要にできる。

【００４２】以上により、アドレス主選択回路１１の出
力する行アドレス及び／又は列アドレスと制御信号形成
回路１０からの制御信号とが、主制御回路２０１から副
制御回路２０２に出力される。また、データの書き込み
の場合には、データ入力回路６から書き込むべきデータ
が出力される。副制御回路２０２は制御信号形成回路１
０からの制御信号に従ってシンクロナスＤＲＡＭ３００
をアクセスする。

【００４３】比較回路８における前記比較の結果、活性
化行アドレスと当該アクセスの行アドレスの両者が一致
している場合、制御信号形成回路１０からは、擬似的連
続アクセスのために、列アドレスのみを用いたアクセス
を指示する制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合
せが制御信号選択回路１３の一方の入力端子に入力され
る。また、アドレス主選択回路１１からは列アドレスが
アドレス副選択回路１４の一方の入力端子に入力され
る。

【００４４】なお、制御信号選択回路１３の他方の入力
端子にはコマンド制御回路１８の出力する制御信号が入
力される。また、アドレス副選択回路１４の他方の入力
端子には活性化行アドレス参照回路１２の出力するアド
レスが入力される。これらはアクセス源１００及び主制
御回路２０１に対してゲートクロックが供給されている
期間においては選択されない。これらについては後述す
る。

【００４５】ここで、アクセス源１００及び主制御回路
２０１に対してゲートクロックが供給されているので、
クロック制御回路４００はコマンド制御回路１８にゲー
トクロック停止状態信号を出力しない（そのロウレベル
を出力する）。即ち、通常期間においてゲートクロック
停止状態信号は出力されない。

【００４６】このゲートクロック停止状態信号がない状
態に応じて、コマンド制御回路１８は所定の制御信号を
形成して、制御信号選択回路１３に制御信号形成回路１
０からの列アドレスのみを用いたアクセスを指示する制
御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せ（コマン
ド）を選択的に出力させ、アドレス副選択回路１４に列
アドレスを選択的に出力させる。出力された列アドレス
のみを用いたアクセスを指示する制御信号ＣＳ、ＲＡ
Ｓ、ＣＡＳ、ＷＥの組合せは制御信号出力回路１５に取
り込まれ保持される。出力された列アドレスはアドレス
出力回路１６に取り込まれ保持される。データの書き込
みの場合には、データ入力回路６から書き込むべきデー
タがデータ出力回路１７に取り込まれ保持される。

【００４７】所定のタイミングで、シンクロナスＤＲＡ
Ｍ３００に対して、制御信号出力回路１５から列アドレ
スのみを用いたアクセスを指示する制御信号ＣＳ、ＲＡ
Ｓ、ＣＡＳ、ＷＥの組合せが出力され、アドレス出力回
路１６から列アドレスが出力される。データの書き込み
の場合には、データ出力回路１７から書き込むべきデー
タが出力される。従って、シンクロナスＤＲＡＭ３００
は、当該アクセスの行アドレスの活性化を行うことな
く、当該アクセスの列アドレスを用いてアクセスされ
る。これにより、メモリアクセス要求が連続はしていな
いが比較的狭い範囲（同一の行アドレス）のアドレスに
分布している場合に、プリチャージ及び行アドレスの活
性化を不要にできる。

【００４８】なお、データの読み出しの場合にはシンク
ロナスＤＲＡＭ３００から当該アドレスのデータが出力
されるが、その図示は省略している。また、出力の書き
込みの場合にはシンクロナスＤＲＡＭ３００の当該アド
レスに書き込むべきデータが書き込まれる。

【００４９】比較回路８における前記比較の結果、活性
化行アドレスと当該アクセスの行アドレスの両者が一致
していない場合、制御信号形成回路１０からは、通常ア
クセスのために、行アドレス及び列アドレスを用いたア
クセス（プリチャージ及びこれに続く通常アクセス）を
指示する制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せ
が、制御信号選択回路１３に入力される。また、アドレ
ス主選択回路１１からは、行アドレス及び列アドレスが
この順に所定のタイミングでアドレス副選択回路１４に
入力される。

【００５０】ゲートクロック停止状態信号がない状態に
応じて、コマンド制御回路１８は、制御信号選択回路１
３にプリチャージ及びこれに続く通常アクセスを指示す
る制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せを選択
的に出力させ、アドレス副選択回路１４に行アドレス及
び列アドレスをこの順に選択的に出力させる。出力され
たプリチャージ及びこれに続く通常アクセスを指示する
制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せは、制御
信号出力回路１５を介してシンクロナスＤＲＡＭ３００
に入力される。出力された行アドレス及び列アドレスは
アドレス出力回路１６を介してシンクロナスＤＲＡＭ３
００に入力される。データの書き込みの場合には、デー
タ入力回路６から書き込むべきデータがデータ出力回路
１７を介してシンクロナスＤＲＡＭ３００に入力され
る。

【００５１】従って、シンクロナスＤＲＡＭ３００は、
プリチャージを行って行アドレスを不活性化した後に、
当該アクセスの行アドレスの活性化を行い、更にこの後
に当該アクセスの列アドレスを用いてアクセスされる。
これにより、プリチャージ、行アドレスの活性化、列ア
ドレスの指定と言うサイクルによる通常のアクセスが実
行される。

【００５２】なお、この例において、以上とは別に、い
わゆるバーストモードの連続アクセスが可能である。即
ち、同一の行アドレスについて列アドレスのみをクロッ
クに同期して切り換えることにより、高速で（連続し
て）データの読み出し／書き込みが可能である。また、
アクセス源１００及び主制御回路２０１に対してゲート
クロックが供給されている期間におけるシンクロナスＤ
ＲＡＭ３００のリフレッシュの指示は、アクセス源１０
０とは独立にメモリ制御装置２００がシンクロナスＤＲ
ＡＭ３００に与える。

【００５３】次に、アクセス源１００及び主制御回路２
０１に対するゲートクロックの供給が停止されている
間、即ち、チェックストップ又はシングルクロックモー
ド（以下、便宜的に停止期間と言う）におけるメモリ制
御装置２００の動作について説明する。

【００５４】チェックストップ等の必要が生じた場合、
またはオペレータが外部から指示を与えられた場合，こ
れらの入力によりクロック制御回路４００に対してゲー
トクロックの送出停止を指示する。これに応じてクロッ
ク制御回路４００は、アクセス源１００及び主制御回路
２０１に対するゲートクロックの送出を停止する。これ
により、主制御回路２０１のクロック動作は停止され
る。この時、主制御回路２０１の電源は遮断されないの
で、例えば活性化行アドレス保持回路２はその内容を保
持し出力している。この出力は活性化行アドレス参照回
路１２に取り込まれる。なお、副制御回路２０２に対し
てはフリーランクロックが停止することなく供給されて
いる。

【００５５】クロック制御回路４００は、ゲートクロッ
クの送出停止と同時に、コマンド制御回路１８にゲート
クロック停止状態信号を出力する（そのハイレベルを出
力する）。即ち、ゲートクロック停止状態信号は停止期
間に送出される。ゲートクロック停止状態信号に応じ
て、コマンド制御回路１８はシンクロナスＤＲＡＭ３０
０にそのリフレッシュを行わせるための所定のコマンド
を発行する。

【００５６】ここで、リフレッシュのためには、シンク
ロナスＤＲＡＭ３００において、プリチャージを行って
行アドレスを不活性化した後に、当該リフレッシュすべ
き行アドレスを活性化する必要がある。そこで、コマン
ド制御回路１８は、プリチャージコマンドを発行し、こ
れに続いてリフレッシュコマンドを発行する。即ち、プ
リチャージ及びこれに続くリフレッシュを指示する制御
信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せを形成して、
この順に出力する。この出力は制御信号選択回路１３に
入力される。一方、コマンド制御回路１８は、制御信号
選択回路１３に制御信号を送り、プリチャージ及びこれ
に続くリフレッシュを指示する制御信号ＣＳ、ＲＡＳ、
ＣＡＳ、ＷＥの組合せを、この順に選択的に出力させ
る。また、コマンド制御回路１８は、アドレス副選択回
路１４にアドレスの出力を停止させる。

【００５７】出力されたプリチャージ及びこれに続くリ
フレッシュを指示する制御信号ＣＳ、ＲＡＳ、ＣＡＳ、
ＷＥの組合せは、制御信号出力回路１５を介してシンク
ロナスＤＲＡＭ３００に入力される。これにより、シン
クロナスＤＲＡＭ３００においては、まず、プリチャー
ジコマンドに応じてプリチャージが実行されて活性化さ
れている行アドレスが不活性化され、この後、リフレッ
シュコマンドに応じて所定の行アドレス（のメモリセ
ル）についてリフレッシュが行われる。なお、リフレッ
シュすべき行アドレスは、シンクロナスＤＲＡＭ３００
がその内部に持つ（行）アドレスカウンタにより与えら
れる。

【００５８】ゲートクロック停止状態信号を受信してい
る間、コマンド制御回路１８は、所定の周期で、プリチ
ャージ及びこれに続くリフレッシュを指示する制御信号
ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せ（コマンド）の出
力を繰り返す。これにより、ゲートクロックの供給が停
止されている間、シンクロナスＤＲＡＭ３００のプリチ
ャージとリフレッシュとが繰り返される。これにより、
シンクロナスＤＲＡＭ３００の記憶内容は保持される。

【００５９】チェックストップ等の処理が終了した場
合、オペレータが外部からの入力によりクロック制御回
路４００に対してゲートクロックの送出再開を指示す
る。これに応じて、クロック制御回路４００はアクセス
源１００及び主制御回路２０１に対するゲートクロック
の送出を再開する。クロック制御回路４００は、ゲート
クロックの送出再開と同時に、コマンド制御回路１８へ
のゲートクロック停止状態信号の出力を停止する（その
ロウレベルを出力する）。ゲートクロック停止状態信号
がない状態に応じて、コマンド制御回路１８は、前述し
た通常期間におけるシンクロナスＤＲＡＭ３００の制御
を行う。

【００６０】これに先立って、コマンド制御回路１８
は、通常期間における制御に移行する前に、シンクロナ
スＤＲＡＭ３００と主制御回路２０１との状態を一致さ
せるための処理（復帰サイクル）を実行する。この復帰
サイクルは以下のように行われる。

【００６１】コマンド制御回路１８は、ゲートクロック
停止状態信号のハイレベルからロウレベルへの変化を検
出して、これを活性化行アドレス参照回路１２に通知す
る。これに応じて、活性化行アドレス参照回路１２が活
性化行アドレス保持回路２の内容を参照する。前述のよ
うに、ゲートクロック停止中も主制御回路２０１の電源
は遮断されないので、活性化行アドレス保持回路２はそ
の内容を保持している。この内容はゲートクロック停止
直前に活性化された行アドレスである。活性化行アドレ
ス参照回路１２は参照した行アドレスをアドレス副選択
回路１４に入力する。この後、コマンド制御回路１８は
シンクロナスＤＲＡＭ３００に当該参照した行アドレス
の活性化を行なわせるための所定のコマンドを発行す
る。

【００６２】ここで、当該行アドレスの活性化のために
は、シンクロナスＤＲＡＭ３００において、プリチャー
ジを行って直前にリフレッシュされた行アドレスを不活
性化する必要がある。そこで、コマンド制御回路１８
は、プリチャージコマンドを発行し、これに続いて行ア
ドレスの活性化コマンドを発行する。即ち、プリチャー
ジ及びこれに続く行アドレスの活性化を指示する制御信
号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組合せを形成して、こ
の順に出力する。一方、コマンド制御回路１８は、制御
信号選択回路１３に制御信号を送り、プリチャージ及び
これに続く行アドレスの活性化を指示する制御信号Ｃ
Ｓ、ＲＡＳ、ＣＡＳ、ＷＥの組合せをこの順に選択的に
出力させる。また、コマンド制御回路１８はアドレス副
選択回路１４に活性化行アドレス参照回路１２からの行
アドレスを選択的に出力させる。

【００６３】出力されたプリチャージ及びこれに続く行
アドレスの活性化を指示する制御信号ＣＳ、ＲＡＳ、Ｃ
ＡＳ、ＷＥの組合せ及び行アドレスは、制御信号出力回
路１５及びアドレス出力回路１６を介して、シンクロナ
スＤＲＡＭ３００に入力される。これにより、シンクロ
ナスＤＲＡＭ３００においては、まず、プリチャージコ
マンドに応じてプリチャージが実行されてリフレッシュ
により活性化された行アドレスが不活性化され、この
後、行アドレスの活性化コマンドに応じて当該行アドレ
スについて活性化が行われる。これにより、ゲートクロ
ックの供給が再開される際に、活性化行アドレス保持回
路２に保持されている行アドレスを用いて、シンクロナ
スＤＲＡＭ３００の当該行アドレスが活性化される。

【００６４】図３は本発明のメモリ制御装置２００を備
える大型計算機やスーパーコンピュータのような電子計
算機の他の一例を示す。この例においては、メモリ３０
０が、その各々に異なるアドレスが割り付けられた２個
（２以上）のシンクロナスＤＲＡＭ３０１及び３０２か
らなる。即ち、シンクロナスＤＲＡＭ３０１及び３０２
はインタリーブされる関係にある。各々のシンクロナス
ＤＲＡＭ３０１及び３０２に対応して活性化行アドレス
保持回路２及び３が設けられる。更に、これに対応し
て、比較回路８及び９が設けられる。

【００６５】この例においては、２個のシンクロナスＤ
ＲＡＭ３０１及び３０２に異なるアドレスが割り付けら
れているので、通常、各々において活性化された行アド
レスが異なる。そこで、各々のシンクロナスＤＲＡＭ３
０１及び３０２において活性化された行アドレスが、対
応する活性化行アドレス保持回路２及び３に保持され、
比較回路８及び９における比較結果が一致する場合に行
アドレスの活性化が省略される。これにより、前述と同
様にして、各々のシンクロナスＤＲＡＭ３０１及び３０
２（即ち、メモリ３００）の高速化を図ることができ
る。

【００６６】図４は本発明のメモリ制御装置２００を備
える電子計算機の更に他の一例を示す。この例において
は、メモリ３００が、その内部が２個（２以上）のバン
ク３０３及び３０４に分けられた１個のシンクロナスＤ
ＲＡＭ３００からなる。即ち、バンク３０３及び３０４
はインタリーブされる関係にある。各々のバンク３０３
及び３０４に対応して活性化行アドレス保持回路２及び
３が設けられる。更に、これに対応して、比較回路８及
び９が設けられる。

【００６７】この例は、図３の例において、各々のシン
クロナスＤＲＡＭ３０１及び３０２をバンク３０３及び
３０４で置換した例である。従って、図３と同様にメモ
リ３００の高速化を図ることができる。

【００６８】図５は本発明のメモリ制御装置２００を備
える電子計算機の更に他の一例を示す。この例において
は、シンクロナスＤＲＡＭ３０１及び３０２における活
性化された行アドレスの有効期間が有限とされる（規格
が有限期間を規定している）。そこで、この有効期間を
管理するために、主制御回路２０１に行アドレスが活性
化された後に経過した時間をカウントする計時手段であ
るタイマ１が１個設けられる。主制御回路２０１は、活
性化行アドレス保持回路２又は３のいずれか一方に活性
化された行アドレスを格納した場合、これと同時にタイ
マ１をスタートさせる（リセットする）。タイマ１は、
当該行アドレスが活性化された後に所定の時間が経過し
た（タイムアップ）ことを検出した場合、活性化行アド
レス保持回路２及び３の内容を無効とする（リセットす
る）。タイムアップするまでの時間は行アドレスの有効
期間と等しくされる。従って、１個のタイマ１により、
最先に活性化された行アドレスの有効期間に合わせて、
２個の活性化行アドレス保持回路２及び３の内容が同時
にリセットされる。この結果、活性化行アドレス保持回
路２又は３の他方の有効期間は、みかけ上規定された有
効期間よりも短くなる。これにより、活性化された行ア
ドレスの有効期間が有限である場合でも、活性化行アド
レス保持回路２及び３の保持する行アドレと、シンクロ
ナスＤＲＡＭ３０１及び３０２の有効な活性化行アドレ
スとを一致させることできる。

【００６９】なお、この例は図３の例においてタイマ１
を設けた例であるが、タイマ１を、図２のシンクロナス
ＤＲＡＭ３００に対応して設け又は図４のバンク３０３
及び３０４の各々に対応して設け、その各々の活性化さ
れた行アドレスの有効期間を管理するようにしても良
い。また、当該有効期間よりも短い時間間隔でシンクロ
ナスＤＲＡＭ３０１等がリフレッシュされる場合、タイ
マ１は省略される。この場合、活性化行アドレス参照回
路１２の働きにより、有効期間がタイムアップする以前
に、同一の行アドレスを再度活性化しても良い。

【００７０】図６は本発明のメモリ制御装置２００を備
える電子計算機の更に他の一例を示す。この例において
は、アクセス源１００から連続したアクセスがあった場
合、当該連続したアクセスの終了後に、次のアクセスを
待つことなく、制御信号形成回路１０が活性化行アドレ
ス保持回路２及び３の内容を無効としプリチャージを行
うための制御信号を形成する。このために、主制御回路
２０１に終了信号入力回路７が設けられる。なお、この
例は図５の例において終了信号入力回路７を設けた例で
あるが、図２乃至図４の例において、終了信号入力回路
７を設けても良い。

【００７１】アクセス源１００は、連続したアクセスを
行う場合、その最後のアクセスと同時に、連続アクセス
が終了することを示す終了信号（のハイレベル）を出力
する。この終了信号を終了信号入力回路７が取り込んで
制御信号形成回路１０に入力する。これに応じて、制御
信号形成回路１０は、当該連続したアクセスの終了後
に、活性化行アドレス保持回路２及び３の内容を無効と
する。この動作は、図５において説明したタイマ１によ
る無効の動作とは独立に行われる。また、制御信号形成
回路１０がプリチャージを行うための制御信号（プリチ
ャージコマンド）を形成して出力する。この場合、ゲー
トクロック停止状態信号が出力されていないので、プリ
チャージコマンドが制御信号選択回路１３及び制御信号
出力回路１５を介してシンクロナスＤＲＡＭ３０１及び
３０２に入力され、これらがプリチャージされる。

【００７２】一般に、アクセス源１００が連続アクセス
を終了した場合、次に開始されるアクセスが同一の行ア
ドレスについてのものである確率は低い。従って、活性
化行アドレス保持回路２及び３の内容を無効とし，シン
クロナスＤＲＡＭ３０１等における行アドレスの状態を
不活性化してもほとんど支障はない。そこで、予めプリ
チャージを行うことにより、次のアクセスがあった場
合、プリチャージを省略して直ちに行アドレスを活性化
させることができるので、プリチャージ動作の分だけ高
速化を図ることができる。

【００７３】図７及び図８は本発明のメモリ制御装置２
００を備える電子計算機の更に他の一例を示す。この例
においては、図８に示すように、ゲートクロック停止状
態信号を受信している間、シンクロナスＤＲＡＭ３００
のプリチャージ（ＰＲＥ）、リフレッシュ（ＲＥＦ）及
び活性化行アドレス保持回路２に保持されている行アド
レスの活性化（ＡＣＴＶ）が繰り返される。また、この
例においては、図７及び図８に示すように、ゲートクロ
ック開始禁止信号がコマンド制御回路１８からクロック
制御回路４００に対して送出される。

【００７４】なお、図６までの例においては、ゲートク
ロック停止状態信号を受信している間、プリチャージ及
びリフレッシュが繰り返され、最後に１回だけ活性化行
アドレス保持回路２に保持されている行アドレスの活性
化が行われていた。これは、図１１に示すプリチャージ
（ＰＲＥ）、リフレッシュ（ＲＥＦ）及び行アドレスの
活性化（ＡＣＴＶ）のサイクルと同様である。

【００７５】コマンド制御回路１８は、プリチャージ
（を指示するコマンドの発行）を開始するタイミングで
ゲートクロック開始禁止信号ＩＮＨＩＢＩＴ（のハイレ
ベル）を送出する。また、コマンド制御回路１８は、リ
フレッシュを終了するタイミングでゲートクロック開始
禁止信号の送出を停止（そのロウレベルを出力）し、活
性化行アドレス保持回路２に保持されている行アドレス
の活性化（を指示するコマンドの発行）を開始する。ゲ
ートクロック開始禁止信号を受けるクロック制御回路４
００は、外部からオペレータのゲートクロック供給再開
の指示があっても直ちにその供給を再開することなく、
ゲートクロック開始禁止信号がない時にのみゲートクロ
ックの送出を開始する。即ち、ゲートクロックの供給再
開とシンクロナスＤＲＡＭ３００の復帰サイクルとが同
期させられる。

【００７６】これにより、活性化行アドレス保持回路２
に保持されている行アドレスの活性化から次のプリチャ
ージの開始までの期間内に限って、ゲートクロックの送
出が再開される。従って、ゲートクロックの供給再開後
に直ちにメモリアクセス要求があっても、これを直ぐに
実行することができる。

【００７７】図９及び図１０は本発明のメモリ制御装置
２００を備える電子計算機の更に他の一例を示す。この
例は、図７及び図８に示す例において、ゲートクロック
開始禁止信号（ＩＮＨＩＢＩＴ）に替えて、ゲートクロ
ック開始要求信号（ＲＥＱ）及びゲートクロック開始認
識信号（ＡＣＫ）を用いた例である。

【００７８】クロック制御回路４００は、シンクロナス
ＤＲＡＭ３００の状態に無関係の適当なタイミングで、
図１０に示すように、ゲートクロック開始要求信号をコ
マンド制御回路１８に送る。これを受けたコマンド制御
回路１８は、直ちにゲートクロック開始認識信号を返す
ことなく、受信直後のリフレッシュを終了するタイミン
グでゲートクロック開始認識信号をクロック制御回路４
００に返し、活性化行アドレス保持回路２に保持されて
いる行アドレスの活性化（を指示するコマンドの発行）
を開始する。ゲートクロック開始認識信号を受けたクロ
ック制御回路４００は、ゲートクロックの送出を開始す
る。即ち、ゲートクロックの供給再開とシンクロナスＤ
ＲＡＭ３００の復帰サイクルとが同期させられる。

【００７９】図１１は本発明のメモリ制御装置２００を
備える電子計算機の更に他の一例を示す。この例の構成
は図９と同様であり、その動作のみが異なる。この例に
おいては、図１１に示すように、ゲートクロック停止状
態信号を受信している間、プリチャージ（ＰＲＥ）及び
リフレッシュ（ＲＥＦ）が繰り返され、最後に活性化行
アドレス保持回路２に保持されている行アドレスの活性
化（ＡＣＴＶ）が行われる。

【００８０】クロック制御回路４００は、シンクロナス
ＤＲＡＭ３００の状態に無関係の適当なタイミングで、
図１１に示すように、ゲートクロック開始要求信号をコ
マンド制御回路１８に送る。これを受けたコマンド制御
回路１８は、直ちにゲートクロック開始認識信号を返す
ことなく、受信直後のリフレッシュを終了した後、行ア
ドレスの活性化のためのプリチャージを終了したタイミ
ングでゲートクロック開始認識信号をクロック制御回路
４００に返し、活性化行アドレス保持回路２に保持され
ている行アドレスの活性化（を指示するコマンドの発
行）を開始する。ゲートクロック開始認識信号を受けた
クロック制御回路４００は、ゲートクロックの送出を開
始する。即ち、ゲートクロックの供給再開とシンクロナ
スＤＲＡＭ３００の復帰サイクルとが同期させられる。

【００８１】以上、本発明を実施例により説明したが、
本発明はその主旨の範囲において種々の変形が可能であ
り、例えば前述した実施例の各々を適宜組み合わせて実
施することが可能である。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
活性化された行アドレスを保持する記憶手段を備えシン
クロナスＤＲＡＭを制御するメモリ制御装置において、
ゲートクロックの停止期間中にシンクロナスＤＲＡＭの
リフレッシュを行うと共にゲートクロックの供給が再開
される際に記憶手段に保持されている行アドレスを用い
てシンクロナスＤＲＡＭの当該行アドレスを活性化する
ことにより、リフレッシュの後のゲートクロックの供給
が再開時に、シンクロナスＤＲＡＭにおいてリフレッシ
ュのためのプリチャージを行った場合でも、記憶手段に
保持された行アドレスと実際のシンクロナスＤＲＡＭに
おいて活性化した行アドレスとを一致させることができ
るので、アクセスの当該行アドレスと記憶手段に保持さ
れている行アドレスとが一致した場合に行アドレスの活
性化をすることなく直ちに当該列アドレスを用いて当該
データを読み出すことができ、この結果、スーパーコン
ピュータ等に不可欠のクロック停止機能を維持しつつ、
シンクロナスＤＲＡＭを主記憶として使用し、そのリフ
レッシュ及び高速化を実現することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】メモリ制御装置構成図である。

【図３】メモリ制御装置構成図である。

【図４】メモリ制御装置構成図である。

【図５】メモリ制御装置構成図である。

【図６】メモリ制御装置構成図である。

【図７】メモリ制御装置構成図である。

【図８】動作説明図である。

【図９】メモリ制御装置構成図である。

【図１０】動作説明図である。

【図１１】動作説明図である。

【符号の説明】

１ タイマ ２ （第１の）活性化行アドレス保持回路 ３ （第２の）活性化行アドレス保持回路 ４ 行アドレス入力回路 ５ 列アドレス入力回路 ６ データ入力回路 ７ 終了信号入力回路 ８ （第１の）比較回路 ９ （第２の）比較回路 １０ 制御信号形成回路 １１ アドレス主選択回路 １２ 活性化行アドレス参照回路 １３ 制御信号選択回路 １４ アドレス副選択回路 １５ 制御信号出力回路 １６ アドレス出力回路 １７ データ出力回路 １８ コマンド制御回路 １００ アクセス源 ２００ メモリ制御装置 ２０１ 主制御回路 ２０２ 副制御回路 ２０３ 記憶手段 ２０４ 制御信号形成手段 ２０５ 参照手段 ２０６ コマンド発行手段 ３００ メモリ（シンクロナスＤＲＡＭ） ４００ クロック制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリをアクセスするアクセス源と当該
   メモリとの間に設けられ、１又は２以上のシンクロナス
   ＤＲＡＭからなるメモリを制御するメモリ制御装置であ
   って、 前記アクセス源に供給される停止可能な第１のクロック
   が供給される主制御回路と、前記シンクロナスＤＲＡＭ
   に供給される無停止の第２のクロックが供給される副制
   御回路とからなり、 前記主制御回路は、前記シンクロナスＤＲＡＭにおいて
   活性化された行アドレスを保持する記憶手段と、前記記
   憶手段に保持された行アドレスと前記シンクロナスＤＲ
   ＡＭをアクセスする行アドレスとの比較の結果に基づい
   て、前記副制御回路に前記シンクロナスＤＲＡＭをアク
   セスさせるための所定の制御信号を形成する制御信号形
   成回路とを備え、 前記副制御回路は、前記記憶手段に保持された行アドレ
   スを参照する参照手段と、前記シンクロナスＤＲＡＭに
   対して所定のコマンドを発行するコマンド発行手段とを
   備え、 前記主制御回路に対して前記第１のクロックが供給され
   ている間において、前記アクセス源からのアクセスがあ
   った時、前記比較の結果両者が一致している場合には前
   記制御信号形成回路が行アドレスの活性化を行うことな
   く当該アクセスの列アドレスを用いて前記シンクロナス
   ＤＲＡＭをアクセスするための制御信号を形成し、この
   制御信号に従って前記副制御回路が前記シンクロナスＤ
   ＲＡＭをアクセスし、 前記主制御回路に対して前記第１のクロックが供給され
   ている間において、前記アクセス源からのアクセスがあ
   った時、前記比較の結果両者が一致していない場合に
   は、前記制御信号形成回路が、プリチャージを行った後
   に当該アクセスの行アドレスを用いて当該行アドレスを
   活性化して当該アクセスの列アドレスを用いて前記シン
   クロナスＤＲＡＭをアクセスするための制御信号を形成
   すると共に前記記憶手段が当該行アドレスを保持し、こ
   の制御信号に従って前記副制御回路が前記シンクロナス
   ＤＲＡＭをアクセスし、 前記主制御回路に対して前記第１のクロックの供給が停
   止されている間において、前記コマンド発行手段が前記
   シンクロナスＤＲＡＭにリフレッシュを行わせるための
   所定のコマンドを発行し、 前記第１のクロックの供給が再開される際に、前記参照
   手段が前記記憶手段に保持されている行アドレスを参照
   して、これを用いて前記コマンド発行手段が前記シンク
   ロナスＤＲＡＭに当該参照した行アドレスの活性化を行
   なわせるための所定のコマンドを発行することを特徴と
   するメモリ制御装置。
2. 【請求項２】 前記メモリが、その各々に異なるアドレ
   スが割り付けられた２以上のシンクロナスＤＲＡＭから
   なり、 各々のシンクロナスＤＲＡＭに対応して前記記憶手段が
   設けられることを特徴とする請求項１に記載のメモリ制
   御装置。
3. 【請求項３】 前記メモリが、その内部が複数のバンク
   に分けられたシンクロナスＤＲＡＭからなり、 各々のバンクに対応して前記記憶手段が設けられること
   を特徴とする請求項１に記載のメモリ制御装置。
4. 【請求項４】 前記行アドレスが活性化された後に経過
   した時間をカウントする計時手段を備え、 前記計時手段は、前記行アドレスが活性化された後に所
   定の時間が経過したことを検出した場合、前記主制御回
   路が前記記憶手段の内容を無効とすることを特徴とする
   請求項１に記載のメモリ制御装置。
5. 【請求項５】 前記アクセス源から連続したアクセスが
   あった場合、当該連続したアクセスの終了後に、次のア
   クセスを待つことなく、前記主制御回路が前記記憶手段
   の内容を無効とし、前記制御信号形成回路がプリチャー
   ジを行うための制御信号を形成することを特徴とする請
   求項１に記載のメモリ制御装置。