JP2003228978A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003228978A
JP2003228978A JP2002023895A JP2002023895A JP2003228978A JP 2003228978 A JP2003228978 A JP 2003228978A JP 2002023895 A JP2002023895 A JP 2002023895A JP 2002023895 A JP2002023895 A JP 2002023895A JP 2003228978 A JP2003228978 A JP 2003228978A
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綾子 佐藤
Masato Matsumiya
正人 松宮
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Abstract

(57)【要約】 【課題】本発明は、ＤＲＡＭコアを用いてＳＲＡＭとイ
ンターフェースが互換の構成であり、書き込みタイミン
グ調整用のバッファを持たない半導体記憶装置を提供す
ることを目的とする。 【解決手段】半導体記憶装置は、外部から入力されるコ
マンドが読み出しコマンドである場合には直ちにメモリ
コア回路に対する読み出しアクセスを要求し、現在メモ
リコア回路の動作が実行中でない場合には直ちにメモリ
コア回路に対する読み出し動作を実行し、外部から入力
されるコマンドが書き込みコマンドである場合には当コ
マンドサイクルの終了前のデータ確定後にメモリコア回
路に対する書き込みアクセスを要求し、現在メモリコア
回路の動作が実行中でない場合には直ちにメモリコア回
路に対する書き込み動作を実行するよう制御し、メモリ
コア回路に対して複数のアクセスが競合する場合に複数
のアクセスの順番を制御するタイミングジェネレータを
含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【従来の技術】従来から携帯電話等のある種の電子機器
にはＳＲＡＭ（Static Random AccessMemory）がメモリ
装置として主に使用されているが、一般的にはＳＲＡＭ
は集積度が低く、容量を大きくするとコストが大幅に増
えてしまうという問題がある。これに対してＤＲＡＭ
は、低コストで大記憶容量を実現するに適している。従
って、ＳＲＡＭを使用したシステム構成の過去の資産を
生かすために、ＳＲＡＭと互換性のあるインターフェー
スを備えたＤＲＡＭを提供することが望まれる。
【０００２】ＤＲＡＭとＳＲＡＭとでは、制御方法が異
なる点が幾つかあるが、そのような違いの１つに、デー
タ書き込み／読み出し時におけるアドレスのタイミング
規定がある。ＳＲＡＭにおいては、メモリセルは基本的
にフリップフロップであるので、アクセスしてもデータ
内容が失われない非破壊のデータ読み出しが可能であ
る。従って、読み出し時に装置外部に出力される出力デ
ータが読み出されるメモリセル位置、或いは書き込み時
に装置外部から入力される入力データが書き込まれるメ
モリセル位置は、入力アドレスに応じて基本的に随時変
化することになる。所定のコマンド入力があり、アドレ
スが所定時間保持されたとき該当アドレスが実行される
（有効となる）。従って、アドレス保持後所定時間経過
後に該当アクセスが有効か否かが決まることになる。
【０００３】それに対してＤＲＡＭのメモリセルは、ア
クセスするとデータ内容が失われてしまう破壊読出しし
か出来ない。このためにＤＲＡＭにおいては、データア
クセス時に、センスアンプのデータをメモリセルに再書
き込み（リストア）する処理が必要である。この再書き
込み処理の最中は、読み出しアドレスを変化させて別の
メモリセルにアクセスすることは許されない。このため
に、読み出し／書き込み動作開始時に供給されるアドレ
スは内部のラッチに格納されて、読み出し／書き込み動
作の最中はラッチアドレスを保持して固定する。ＤＲＡ
Ｍではアクセス発生と同時にアドレス及びデータを確定
しており、一定時間経過後に決まるという方法は困難で
あった。
【０００４】このようなＤＲＡＭでＳＲＡＭの動作と互
換性を持たせる場合、特に書き込み動作が問題となる。
読み出し動作に関しては、ＳＲＡＭでアドレス入力から
データ出力までかかる時間と同等のタイミングで、ＤＲ
ＡＭにアドレス入力してデータ出力を得ることが出来
る。しかし書き込み動作に関しては、ＳＲＡＭにおいて
は所定時間アドレスが保持されデータ入力が確定した時
点で有効なアクセスとなるが、ＤＲＡＭにおいて、この
データ確定時点でのアドレスにデータを書き込もうとす
ると、このデータ確定時点まで待ってから一連の書き込
み動作を開始することになり、書き込み動作が次のコマ
ンドサイクルで実行されることになってしまう。従っ
て、次のコマンドサイクルでの動作がコマンド入力後に
直ちに動作を実行する読み出し動作である場合等には、
ずれ込んでくる書き込み動作と当該サイクルでの読み出
し動作とが衝突することになり、何れかの動作を実行す
ることが出来なくなってしまう。
【０００５】これを解決するために、従来、ＳＲＡＭと
インターフェースが互換なＤＲＡＭにおいては、装置外
部から入力されたデータ及びアドレスをバッファに一旦
保持し、次の書き込み動作時にバッファのデータを該当
セルに書き込むようにする。即ち、ある書き込み動作時
に装置外部から入力されたデータ及びアドレスをその書
き込みデータ及びアドレスの確定時にバッファに一旦保
持しておき、次の書き込み動作時にバッファ内のアドレ
スが指定するメモリセル位置にバッファ内のデータを書
き込み、この２回目の書き込み動作に対して入力された
データ及びアドレスはこの書き込みデータ及びアドレス
の確定時に同様にバッファに保持して次回の書き込み動
作に備える。
【０００６】このようにメモリセルへの実際の書き込み
動作を、一連の書き込み動作間で１つずつ後ろにずらし
て、書き込み動作サイクルの最初からメモリコアへのア
クセスを実行可能とすることで、書き込み動作に関して
ＳＲＡＭと同様の仕様を実現することが出来る。
【０００７】また、ＤＲＡＭではメモリセルが保持する
データを周期的にリフレッシュする必要があるが、ＳＲ
ＡＭではリフレッシュ動作は必要ない。従って、リフレ
ッシュの必要がないＤＲＡＭでは、外部からは見えない
形且つ適切なリフレッシュタイミングで、内部的にリフ
レッシュ動作を自動的に実行する必要がある。このため
に、書き込み動作或いは読み出し動作と同時に、リフレ
ッシュ動作を１つのコマンド入力サイクル内で実行可能
である必要がある。
【０００８】これを実現するためには、１回のアクセス
にかかるコアの動作期間を、コマンドの最小入力サイク
ルに対して１／２程度に短く設定すればよい。これによ
って、書き込み動作或いは読み出し動作とリフレッシュ
動作が重なった場合であっても、見かけ上は１つのコマ
ンド入力サイクルで必要な処理を実行することが可能で
ある。
【０００９】このように種々の工夫をすることで、ＤＲ
ＡＭを用いてＳＲＡＭと互換性のあるインターフェース
を実現していた。
【発明が解決しようとする課題】しかし上記のような構
成では、データやアドレスを一旦保持するバッファ回路
が必要であり、入出力データのビット数が増えると、バ
ッファの面積が大きくなるという問題がある。また最後
に書き込んだデータはバッファに保持されているだけで
メモリコアには書き込まれていないので、最後に書き込
んだデータを読み出す場合には、メモリコアではなくバ
ッファにアクセスしてデータを読み出す必要がある。更
に、外部から入力されたアドレスとそのアクセスで動作
するコアアドレスとが異なることになる。このように、
データ書き込み用にバッファを用いた構成では、回路構
成やタイミング制御が複雑になるという問題があった。
【００１０】以上を鑑みて、本発明は、ＤＲＡＭのメモ
リコアを用いてＳＲＡＭとインターフェースが互換な構
成であり、データ及びアドレスを保持する書き込み動作
用のバッファを持たない半導体記憶装置を提供すること
を目的とする。
【課題を解決するための手段】本発明による半導体記憶
装置は、メモリコア回路と、外部から少なくとも最小コ
マンドサイクルの間隔をおいてコマンドが入力されるコ
マンド回路と、該コマンド回路に外部から入力されるコ
マンドが読み出しコマンドである場合には該読み出しコ
マンドが入力されると直ちに該メモリコア回路に対する
読み出しアクセスを要求し、現在該メモリコア回路の動
作が実行中でない場合には該読み出しアクセス要求後に
直ちに該メモリコア回路に対する読み出し動作を実行
し、該コマンド回路に外部から入力されるコマンドが書
き込みコマンドである場合にはデータ確定時点で該メモ
リコア回路に対する該書き込みコマンドの書き込みアク
セスを要求し、現在該メモリコア回路の動作が実行中で
ない場合には該書き込みアクセス要求後に直ちに該メモ
リコア回路に対する書き込み動作を実行するよう制御
し、該メモリコア回路に対して複数のアクセスが競合す
る場合に該複数のアクセスの順番を制御するタイミング
ジェネレータを含むことを特徴とする。
【００１１】上記半導体記憶装置は、該メモリコア回路
をリフレッシュするリフレッシュ動作指示を所定周期で
生成するリフレッシュタイミング生成回路を更に含み、
該タイミングジェネレータは該リフレッシュ動作指示に
応じて、現在該メモリコア回路の動作が実行中でない場
合には該リフレッシュ動作指示後に直ちに該メモリコア
回路に対するリフレッシュ動作を実行するよう制御する
ことを特徴とする。
【００１２】上記半導体記憶装置において、該タイミン
グジェネレータは、現在該メモリコア回路の動作が実行
中である場合には、該メモリコア回路の動作が完了する
のを待って次の該メモリコア回路へのアクセス動作を実
行するよう制御することを特徴とする。
【００１３】以上のようにして、読み出し動作要求、書
き込み動作要求、或いはリフレッシュ動作要求に応じて
タイミングジェネレータが動作することで、コア回路に
対するアクセス競合のない場合にはアクセス要求の発生
順にアクセスを実行し、競合のある場合には動作上問題
がないように適切な順番で各アクセスを実行する。この
ようにタイミングジェネレータがコア回路へのアクセス
タイミングを制御することで、データ及びアドレスを保
持する書き込み動作用のバッファを持つことなく、適切
なタイミングで読み出し動作、書き込み動作、リフレッ
シュ動作を実行する半導体記憶装置を提供することが出
来る。
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
【００１４】図１は、本発明による半導体記憶装置の構
成を示すブロック図である。
【００１５】図１の半導体記憶装置１０は、コマンド回
路１１、タイミングジェネレータ１２、アドレス入力回
路１３、アドレスデコーダ１４、コラムデコーダ１５、
ワードデコーダ１６、データバスアンプ＆ライトアンプ
１７、コア回路１８、データ入出力回路（ＤＱ）１９、
リフレッシュタイミング生成回路２０、及び内部アドレ
ス生成回路２１を含む。
【００１６】コマンド回路１１は、外部よりコマンドや
クロック信号を受け取る入力回路と、コマンドをデコー
ドしてデコード結果に従い半導体記憶装置１０の各部分
を制御するコマンドデコード／制御ユニットとを含む。
タイミングジェネレータ１２は、コマンド回路１１から
コマンドデコード／制御ユニットのデコード結果とクロ
ック信号とを受け取り、種々の動作を制御するタイミン
グ信号を生成して、半導体記憶装置１０の各部に供給す
る。
【００１７】アドレス入力回路１３は、外部からアドレ
ス信号を受け取り、アドレスデコーダ１４に適切なタイ
ミングでアドレスを供給する。アドレスデコーダ１４
は、受け取ったアドレスをデコードして、デコード結果
をタイミングジェネレータ１２に供給する。タイミング
ジェネレータ１２は、供給されたデコードアドレスを保
持し、適切なタイミングでワードデコーダ１６及びコラ
ムデコーダ１５に供給する。
【００１８】ワードデコーダ１６は、デコードアドレス
が指定するワードのワード線を活性化し、そのワード線
に接続されたメモリセルのうちコラム線により選択され
たデータを、ビット線を介してセンスアンプに供給す
る。これらのワード線、ビット線、センスアンプなどは
コア回路１８内部に設けられている。コラムデコーダ１
５は、デコーダアドレスが指定するコラムのコラム選択
線を活性化し、そのコラム選択線に接続されたセンスア
ンプをデータバスに接続する。このデータバスを介し
て、センスアンプとデータバスアンプ１７との間でのデ
ータ転送が行われる。
【００１９】データバスアンプ１７は、読み出されたデ
ータを、データ入出力回路１９に供給する。データ入出
力回路１９は、読み出されたデータを半導体記憶装置１
０外部に供給すると共に、書き込まれるデータを外部か
ら受け取る。書き込みデータは、ライトアンプ１７から
データバス、センスアンプ、ビット線等を介して、選択
されたワードのメモリセルのうちコラム線により選択さ
れたセルに書き込まれる。
【００２０】リフレッシュタイミング生成回路２０は、
分周器３１及び発振器３２を含む。発振器３２は、発振
動作によって、周期的なパルスを生成する。発生された
周期的なパルスを分周することによって、分周器３１
は、一定のリフレッシュ周期毎に、リフレッシュ活性化
信号を生成する。
【００２１】内部アドレス生成回路２１は、リフレッシ
ュ活性化信号に応答して、リフレッシュ動作を実行する
アドレスを生成し、アドレスデコーダ１４に供給する。
またリフレッシュ活性化信号は、タイミングジェネレー
タ１２に供給される。タイミングジェネレータ１２は、
リフレッシュ活性化信号に応答して、適切なタイミング
でリフレッシュ動作を実行するための各タイミングパル
スを生成し、コラムデコーダ１５、ワードデコーダ１
６、データバスアンプ＆ライトアンプ１７等に生成した
タイミングパルスを供給する。
【００２２】図２は、タイミングジェネレータ１２の実
施例を示す構成図である。
【００２３】図２のタイミングジェネレータ１２は、Ｒ
／Ｗ保持回路４１、アドレス保持回路４２、リフレッシ
ュアドレス保持回路４３、タイミング生成回路４４、イ
ンバータ４５及び４６、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタからなるトランスファーゲート４７乃至
５０、ＯＲ回路５１、ＡＮＤ回路５２及び５３、インバ
ータ５４、及びＦＩＦＯ回路５５を含む。
【００２４】Ｒ／Ｗ保持回路４１は、コマンド回路１１
からのコマンドデコード結果であるＷｒｉｔｅ活性化信
号及びＲｅａｄ活性化信号を受け取る。Ｗｒｉｔｅ活性
化信号は、外部から入力されるコマンド信号によりＷｒ
ｉｔｅ動作が指示された場合に活性化される信号であ
り、Ｒｅａｄ活性化信号は、外部から入力されるコマン
ド信号によりＲｅａｄ動作が指示された場合に活性化さ
れる信号である。Ｒ／Ｗ保持回路４１は、Ｗｒｉｔｅ活
性化信号及びＲｅａｄ活性化信号に応じて、入力アドレ
スに対するアクセス状態（書き込み状態或いは読み出し
状態）を保持する。Ｒ／Ｗ保持回路４１が保持するアク
セス状態は、アクセス状態を示す信号としてタイミング
生成回路４４に供給される。
【００２５】アドレス保持回路４２は、リフレッシュタ
イミング生成回路２０からのリフレッシュ活性化信号が
ＬＯＷのとき、即ちリフレッシュ動作でない場合に、ア
ドレスデコーダ１４から供給されるアドレス信号を保持
するラッチ回路である。リフレッシュ活性化信号により
制御されるトランスファーゲート４７によって、アドレ
ス保持回路４２へのアドレス入力が制御され、リフレッ
シュ動作の場合にはアドレスデコーダ１４からのアドレ
ス信号は供給されない。このアドレス保持回路４２は、
図示は省略されるが、アドレスデコーダ１４からのアド
レス信号（デコードアドレス信号）のビット数分だけ設
けられる。
【００２６】リフレッシュアドレス保持回路４３は、リ
フレッシュタイミング生成回路２０からのリフレッシュ
活性化信号がＨＩＧＨのとき、即ちリフレッシュ動作の
場合に、アドレスデコーダ１４から供給されるアドレス
信号を保持するラッチ回路である。リフレッシュ活性化
信号により制御されるトランスファーゲート４８によっ
て、リフレッシュアドレス保持回路４３へのアドレス入
力が制御され、リフレッシュ動作でない場合にはアドレ
スデコーダ１４からのアドレス信号は供給されない。こ
のリフレッシュアドレス保持回路４３は、図示は省略さ
れるが、アドレスデコーダ１４からのアドレス信号（デ
コードアドレス信号）のビット数分だけ設けられる。
【００２７】ＦＩＦＯ回路５５は、コマンド回路１１か
ら供給されるアクセス動作を指示するロウ活性化信号と
リフレッシュタイミング生成回路２０から供給されるリ
フレッシュ動作を指示するリフレッシュ活性化信号とを
受け取り、信号到着順に内部に一端保持する。その後、
タイミング生成回路４４からのアドレス取り込み信号を
トリガとして、ロウ活性化信号及びリフレッシュ活性化
信号を早く到着したものから先に出力する。このＦＩＦ
Ｏ回路５５の保持機能によって、アクセスが重なったと
きにそれぞれの活性化信号を保持しておくことが出来
る。なおロウ活性化信号は、読み出しコマンド或いは書
き込みコマンドが外部からコマンド回路１１に供給され
ると、コマンド回路１１が生成する信号であり、具体的
にはワード線（ロウ）の活性化を指示する信号である。
【００２８】ＯＲ回路５１は、ＦＩＦＯ回路５５から供
給されるアクセス動作を指示するロウ活性化信号とリフ
レッシュ動作を指示するリフレッシュ活性化信号とを受
け取り、両信号のＯＲ論理の出力をタイミング生成回路
４４に供給する。
【００２９】タイミング生成回路４４は、遅延回路を含
む論理回路からなり、ＯＲ回路５１の出力信号に応答し
て所定のタイミングで種々のタイミング信号を生成す
る。即ち、読み出しコマンド或いは書き込みコマンドが
外部から供給されてアクセスが指示されると、或いは内
部で生成したリフレッシュタイミングが到来してリフレ
ッシュ動作が指示されると、それに応答してタイミング
信号ｃｓａｚ、ｗｄｚ、ｔｗｌｚ、ｗｄｒｚ、ｓｂｅ
ｚ、及びｗｂｅｚを生成する。タイミング信号ｃｓａｚ
は、コラムデコーダ１５に供給され、コラム線の活性化
及びリセットタイミングを決定する信号である。タイミ
ング信号ｔｗｌｚ及びｗｄｒｚは、センスアンプ等のコ
ア回路１８の活性化及びリセットタイミングを決定する
信号であり、ワードデコーダ１６を介してコア回路１８
を制御する。タイミング信号ｗｄｚは、ワード線の活性
化及びリセットタイミングを決定する信号であり、ワー
ドデコーダ１６に供給される。タイミング信号ｓｂｅｚ
は、データバスアンプ＆ライトアンプ１７のデータバス
アンプを活性化させる信号であり、タイミング信号ｗｂ
ｅｚは、データバスアンプ＆ライトアンプ１７のライト
アンプを活性化させる信号である。
【００３０】またタイミング生成回路４４は、適切なタ
イミングでアドレス取り込み信号を生成してトランスフ
ァーゲート４９或いはトランスファーゲート５０を開く
ことで、読み出し／書き込み対象のアドレス或いはリフ
レッシュ対象のアドレスを選択する。選択されたアドレ
スは、コラムデコーダ１５及びワードデコーダ１６に供
給される。この際、ＡＮＤ回路５２によりＦＩＦＯ回路
５５からのロウ活性化信号とタイミング生成回路４４か
らのアドレス取り込み信号とのＡＮＤを取ることで、ト
ランスファーゲート４９を介して通常アクセスのアドレ
スを供給する。またＡＮＤ回路５３によりＦＩＦＯ回路
５５からのリフレッシュ活性化信号とタイミング生成回
路４４からのアドレス取り込み信号とのＡＮＤを取るこ
とで、トランスファーゲート５０を介してリフレッシュ
対象のアドレスを供給する。
【００３１】図３は、タイミングジェネレータ１２の動
作を示すフローチャートである。
【００３２】ステップＳＴ１で、コア回路１８の第１の
アドレス（＃１）に対するアクセス動作が要求される。
この動作要求は、読み出し動作要求Ｒ、書き込み動作要
求Ｗ、或いはリフレッシュ動作要求Ｒｅｆであり、タイ
ミングジェネレータ１２のタイミング生成回路４４によ
り検出される。次にステップＳＴ２で、コア回路１８が
（アドレス＃０に対して）動作中であるか否かを判断す
る。コア回路１８が動作中であるか否かの判断は、コア
回路１８の動作をワードデコーダ１６等を介して制御し
ているタイミング生成回路４４によって行われる。
【００３３】コア回路１８が動作中でない場合には、ス
テップＳＴ３で、指示された第１のアドレス（＃１）に
対する動作を実行し完了する。これは、タイミングジェ
ネレータ１２から、アドレス信号とタイミング信号と
を、コラムデコーダ１５、ワードデコーダ１６、及びデ
ータバスアンプ又はライトアンプ１７に適宜供給するこ
とで実現される。
【００３４】コア回路１８が実行中の場合には、ステッ
プＳＴ４に進む。ステップＳＴ４で、前回のアクセス対
象であるアドレス＃０に対するコア動作を実行しなが
ら、今回のアクセス対象であるアドレス（＃１）を保持
する。次にステップＳＴ５で、アドレス＃０に対するコ
ア動作が完了するのを待つ。
【００３５】アドレス＃０に対するコア動作が終了した
ことをタイミング生成回路４４が検出すると、ステップ
ＳＴ６で、未実行の読み出し動作要求に対する保持アド
レス（＃２）がアドレス保持回路４２に格納されている
か否かを判断する。読み出し動作要求に対する保持アド
レス（＃２）は、今回のアクセス対象であるアドレス
（＃１）である場合もあるし、或いは別のアクセス対象
のアドレス（＃２）である場合もある。これは例えば、
アドレス（＃１）に対する今回のアクセス要求を実行す
る前或いは実行中に、アドレス（＃２）に対する読み出
し動作要求が発生し、この２つのアクセス要求がアドレ
ス＃０に対するコア動作が完了するのを待っている場合
等が相当する。未実行の読み出し動作要求が存在するか
否かは、タイミングジェネレータ１２のタイミング生成
回路４４により検出される。
【００３６】読み出し動作要求に対する保持アドレス
（＃２）が存在する場合には、ステップＳＴ７で、アド
レス＃２に対するコア動作が完了するのを待つ。その
後、ステップＳＴ８で、今回指示されたアドレス（＃
１）に対する動作を実行し完了する。これは、タイミン
グジェネレータ１２から、アドレス信号とタイミング信
号とを、コラムデコーダ１５、ワードデコーダ１６、及
びデータバスアンプ又はライトアンプ１７に適宜供給す
ることで実現される。
【００３７】読み出し動作要求に対する保持アドレスが
存在しない場合には、ステップＳＴ９で、今回指示され
たアドレス（＃１）に対する動作を実行し完了する。こ
れは、タイミングジェネレータ１２から、アドレス信号
とタイミング信号とを、コラムデコーダ１５、ワードデ
コーダ１６、及びデータバスアンプ又はライトアンプ１
７に適宜供給することで実現される。
【００３８】以上のようにして、読み出し動作要求Ｒ、
書き込み動作要求Ｗ、或いはリフレッシュ動作要求Ｒｅ
ｆに応じてタイミングジェネレータ１２が動作すること
で、コア回路１８に対するアクセス競合のない場合には
アクセス要求の発生順にアクセスを実行し、競合のある
場合には動作上問題がないように適切な順番で各アクセ
スを実行する。このようにタイミングジェネレータ１２
がコア回路１８へのアクセスタイミングを制御すること
で、データ及びアドレスを保持する書き込み動作用のバ
ッファを持つことなく、適切なタイミングで読み出し動
作、書き込み動作、リフレッシュ動作を実行する半導体
記憶装置を提供することが出来る。
【００３９】以下に、本発明による半導体記憶装置の動
作について更に詳細に説明する。
【００４０】本発明による半導体記憶装置においては、
コア回路へのアクセスに競合がない場合には、アクセス
要求が発生した順番にコア動作を実行する。これは図３
のフローチャートにおいて、の処理手順による動作実
行・完了に相当する。またコア回路へのアクセスに競合
がある場合には、図３のフローチャートにおいて、或
いはの処理手順によってアクセス動作を実行・完了す
る。
【００４１】図４は、書き込み動作命令及び読み出し動
作命令を実行する場合のタイミングを示す図である。上
段の長方形枠は最小命令サイクルを示し、下段の六角形
枠はコア動作を示す。（ａ）が読み出し命令に続いて書
き込み命令が入力される場合、（ｂ）が２つの書き込み
命令が連続して入力される場合、（ｃ）は２つの読み出
し命令が連続して入力される場合、（ｄ）は書き込み命
令に続いて読み出し命令が入力される場合を示す。
【００４２】図４の（ａ）乃至（ｃ）において、各読み
出し動作及び書き込み動作は、現在実行中のコア動作が
存在しないので、図３のフローチャートにおけるの処
理手順に従って処理を実行・完了する。ここで書き込み
のコア動作が、書き込みの命令サイクルが終了する直前
になって初めて開始されるのは、ＳＲＡＭと同様のイン
ターフェースを提供するためである。即ち、ＳＲＡＭの
書き込み動作おいては、アドレスが所定時間保持された
後に、所定の信号と共に入力されているデータに確定す
るが、データ確定後まもなく書き込みサイクルは終了す
る。これと同様の動作をＤＲＡＭにおいて実現するため
には、書き込み命令サイクルのデータが確定するまで待
って、その後に一連の書き込み動作を開始する必要があ
る。この理由によって、図４における書き込み動作は、
書き込みの命令サイクルが終了する直前になってコアア
クセスが要求され、コア動作の大部分は次の命令サイク
ルで実行される。なお読み出し動作は、コマンド入力し
アドレス確定後に直ちにコア動作を要求して実行する構
成となっている。
【００４３】図４（ｄ）に示されるように、書き込み動
作に続いて次のコマンドサイクルでの動作がコマンド入
力後に直ちに動作を実行する読み出し動作である場合に
は、ずれ込んでくる書き込み動作と当該サイクルでの読
み出し動作とが衝突することになり、何らかの工夫をし
ない限り何れかの動作を実行することが出来なくなって
しまう。図４（ｄ）に示される本発明においては、読み
出し動作要求について、図３のフローチャートにおける
の処理手順に従って処理を実行・完了する（フローチ
ャートでは＃１と＃２とが同一の場合に相当する）。こ
のように本発明においては、タイミングジェネレータ１
２によるタイミング制御によって、現在実行中のコア動
作（前の命令サイクルの書き込み動作）が完了するまで
待って（図３のステップＳＴ５）、その後に次の読み出
し動作を実行している。
【００４４】図４は、リフレッシュ動作要求が発生して
いない場合を示すが、リフレッシュ動作要求が発生する
場合には、動作タイミングはより複雑になる。
【００４５】図５は、書き込み動作要求に続いて、読み
出し動作要求及びリフレッシュ動作要求が発生した場合
のタイミングを示す図である。上段の長方形枠は最小命
令サイクルを示し、中段の六角形枠はコア動作を示す。
また下段の矢印は、（Ａ）がライトのコア動作期間を示
し、（Ｂ）がリードのコア動作期間を示す。
【００４６】図５において、アドレス＃１に対する書き
込み動作要求については、その時点で実行中のコア動作
が存在しないので、図３のフローチャートにおけるの
処理手順に従って処理を実行・完了する。アドレス＃２
に対する読み出し動作要求については、図３のフローチ
ャートにおけるの処理手順に従って処理を実行・完了
する（フローチャートでは＃１と＃２とが同一の場合に
相当する）。即ち、現在実行中のコア動作（前の命令サ
イクルの書き込み動作）が完了するまで待って（図３の
ステップＳＴ５）、その後に次の読み出し動作を実行し
ている。
【００４７】また書き込みのコア動作期間（Ａ）或いは
読み出しのコア動作期間（Ｂ）にアクセス要求が発生す
るリフレッシュ動作については、図３のフローチャート
における或いはの処理手順に従って処理を実行・完
了する。即ち、書き込みのコア動作期間（Ａ）にアクセ
ス要求が発生するリフレッシュ動作については、書き込
みのコア動作が完了した時点で既に読み出し動作の保持
アドレスが存在するので（図３のステップＳＴ６におい
てＹＥＳ）、の処理手順に従って読み出し動作実行が
完了するまで待ってからリフレッシュ動作を実行・完了
する。また読み出しのコア動作期間（Ｂ）にアクセス要
求が発生するリフレッシュ動作については、この読み出
しのコア動作がステップＳＴ２で判断対象となる現在実
行中のコア動作に相当する。従って、このコア動作が完
了した時点で読み出し動作の保持アドレスは存在せず
（図３のステップＳＴ６においてＮＯ）、図３のフロー
チャートにおけるの処理手順に従って処理を実行・完
了する。
【００４８】図６は、書き込み動作要求に続いて、書き
込み動作要求及びリフレッシュ動作要求が発生した場合
のタイミングを示す図である。下段の矢印は、（Ａ）が
ライトのコア動作期間を示し、（Ｃ）は次回のライトの
コア動作の開始から１コアサイクル手前の期間を示す。
また（Ｄ）は、（Ａ）の終了後で（Ｃ）の開始前の期間
を示す。
【００４９】アドレス＃４に対する書き込み動作要求に
ついては、現在実行中のコア動作が存在しないので、図
３のフローチャートにおけるの処理手順に従って処理
を実行・完了する。書き込みのコア動作期間（Ａ）或い
はその後の期間（Ｄ）或いは（Ｃ）にアクセス要求が発
生するリフレッシュ動作については、図３のフローチャ
ートにおける或いはの処理手順に従って処理を実行
・完了する。即ち、書き込みのコア動作期間（Ａ）にア
クセス要求が発生するリフレッシュ動作については、
の処理手順に従ってリフレッシュ動作を実行・完了す
る。また期間（Ｄ）或いは（Ｃ）にアクセス要求が発生
するリフレッシュ動作については、図３のフローチャー
トにおけるの処理手順に従ってリフレッシュ動作を実
行・完了する。
【００５０】更に、アドレス＃５に対する書き込み動作
要求については、現在実行中のコア動作が存在するか否
かに応じて、図３のフローチャートにおける或いは
の処理手順に従って処理を実行・完了する。即ち、リフ
レッシュ動作のアクセス要求が書き込みのコア動作期間
（Ａ）或いは期間（Ｄ）に発生した場合には、アドレス
＃５に対する書き込み動作要求が発生した時点で実行中
のコア動作は存在しないので、の処理手順に従って書
き込み動作を実行・完了する。またリフレッシュ動作の
アクセス要求が期間（Ｃ）に発生した場合には、アドレ
ス＃５に対する書き込み動作要求が発生した時点で実行
中のコア動作が存在するので、の処理手順に従って書
き込み動作を実行・完了する。
【００５１】図７は、書き込み動作要求に続いて、読み
出し動作要求及びリフレッシュ動作要求が発生した場合
のタイミングを示す図である。図７は図５と同様の条件
を示すが、図７の場合においては、書き込み命令に続い
て読み出し命令を入力した後に、更に読み出し命令を入
力している。
【００５２】図５で説明したのと同様に、図７において
リフレッシュ動作（＃０）は読み出し動作（＃８）の後
に実行される。図７の例では、読み出し動作（＃８）に
後続する読み出し動作（＃９）については、図３のフロ
ーチャートにおけるの処理手順に従って、リフレッシ
ュ動作が完了するのを待って、処理を実行・完了する。
【００５３】図８は、書き込み動作要求に続いて、書き
込み動作要求及びリフレッシュ動作要求が発生した場合
のタイミングを示す図である。図８は図６と同様の条件
を示すが、図８の場合においては、２つの書き込み命令
を連続して入力した後に、読み出し命令を入力してい
る。
【００５４】図６で説明したのと同様に、図８において
書き込み動作（＃１１）はリフレッシュ動作（＃０）の
後に実行される。図８の例では、書き込み動作（＃１
１）に後続する読み出し動作（＃１２）については、図
３のフローチャートにおけるの処理手順に従って、書
き込み動作が完了するのを待って、処理を実行・完了す
る。
【００５５】図９は、リフレッシュ動作要求に続いて、
書き込み動作要求及び読み出し動作要求が発生した場合
のタイミングを示す図である。
【００５６】まずコア回路対して、リフレッシュ動作要
求（＃０）が最初に発生する。このリフレッシュ動作に
ついては、図３のフローチャートにおけるの処理手順
に従って動作を実行・完了する。このリフレッシュ動作
のコア動作を実行中に、コア回路に対する書き込み動作
要求（＃１３）が発生する。また更に、リフレッシュ動
作のコア動作を実行中に、コア回路に対する読み出し動
作要求（＃１４）が発生する。
【００５７】アドレス＃１４に対する読み出し動作につ
いては、図３のフローチャートにおけるの処理手順に
従って処理を実行・完了する（フローチャートでは＃１
と＃２とが同一の場合に相当する）。即ち、現在実行中
のコア動作（リフレッシュ動作）が完了するのを待って
（図３のステップＳＴ５）、その後に読み出し動作を実
行する。アドレス＃１３に対する書き込み動作について
は、図３のフローチャートにおけるの処理手順に従っ
て処理を実行・完了する。即ち、リフレッシュ動作＃０
のコア動作期間中に読み出し動作要求＃１４が発生して
いるので、リフレッシュコア動作が完了した時点で既に
読み出し動作の保持アドレスが存在する（図３のステッ
プＳＴ６においてＹＥＳ）。従って、の処理手順に従
って読み出し動作（＃１４）の実行が完了するまで待
ち、その後に当該書き込み動作＃１３を実行・完了す
る。
【００５８】以上のようにして、本発明においてはタイ
ミングジェネレータ１２により各動作のタイミングを制
御することで、データ及びアドレスを保持する書き込み
動作用のバッファを持つことなく、適切なタイミングで
読み出し及び書き込み動作を実行することが出来る。ま
た内部で自動的に発生されたリフレッシュ動作要求が外
部入力コマンドとタイミング的に競合しても、タイミン
グジェネレータ１２によるタイミング制御により各動作
を問題なく実行することが出来る。
【００５９】なお書き込み動作のタイミングを遅らせる
必要がある場合、即ち図９の場合或いは図６及び図８で
リフレッシュが期間（Ｃ）で開始されるような場合に
は、書き込み動作に先行する（Ｃ）の期間ではリフレッ
シュ動作要求の発生を禁止するようにしてもよい。或い
はこの（Ｃ）の期間でリフレッシュ動作が発生した場合
には、このリフレッシュ動作を後回しにして先にコア回
路１８への書き込み動作を実行するように制御してもよ
い。
【００６０】図１０は、本発明による半導体記憶装置の
別実施例の構成を示すブロック図である。
【００６１】図１０の半導体記憶装置１０Ａは、図１の
半導体記憶装置１０とは、マルチバンク構成となってい
ることが異なる。即ち、図１０の半導体記憶装置１０Ａ
においては、コラムデコーダ、ワードデコーダ、データ
バスアンプ及びライトアンプ、及びコア回路がバンク数
ｎだけ設けられており、複数のコラムデコーダ１５−
１、１５−２、・・・、１５−ｎ、複数のワードデコー
ダ１６−１、１６−２、・・・、１６−ｎ、データバス
アンプ＆ライトアンプ１７−１、１７−２、・・・、１
７−ｎ、及びコア回路１８−１、１８−２、・・・、１
８−ｎを含む。
【００６２】またｎ個のバンクに対応して、ｎ個のタイ
ミングジェネレータ１２−１、１２−２、・・・、１２
−ｎが設けられる。タイミングジェネレータを各バンク
に対応させて設けることで、各バンク毎に独立にタイミ
ング制御を実行することが出来る。
【００６３】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【発明の効果】以上のように本発明では、読み出し動作
要求、書き込み動作要求、或いはリフレッシュ動作要求
に応じてタイミングジェネレータが動作することで、コ
ア回路に対するアクセス競合のない場合にはアクセス要
求の発生順にアクセスを実行し、競合のある場合には動
作上問題がないように適切な順番で各アクセスを実行す
る。このようにタイミングジェネレータがコア回路への
アクセスタイミングを制御することで、データ及びアド
レスを保持する書き込み動作用のバッファを持つことな
く、適切なタイミングで読み出し動作、書き込み動作、
リフレッシュ動作を実行する半導体記憶装置を提供する
ことが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の構成を示すブロ
ック図である。
【図２】タイミングジェネレータの実施例を示す構成図
である。
【図３】タイミングジェネレータの動作を示すフローチ
ャートである。
【図４】書き込み動作命令及び読み出し動作命令を実行
する場合のタイミングを示す図である。
【図５】書き込み動作要求に続いて、読み出し動作要求
及びリフレッシュ動作要求が発生した場合のタイミング
を示す図である。
【図６】書き込み動作要求に続いて、書き込み動作要求
及びリフレッシュ動作要求が発生した場合のタイミング
を示す図である。
【図７】書き込み動作要求に続いて、読み出し動作要求
及びリフレッシュ動作要求が発生した場合のタイミング
を示す図である。
【図８】書き込み動作要求に続いて、書き込み動作要求
及びリフレッシュ動作要求が発生した場合のタイミング
を示す図である。
【図９】リフレッシュ動作要求に続いて、書き込み動作
要求及び読み出し動作要求が発生した場合のタイミング
を示す図である。
【図１０】本発明による半導体記憶装置の別実施例の構
成を示すブロック図である。
【符号の説明】
１０ 半導体記憶装置 １１ コマンド回路 １２ タイミングジェネレータ １３ アドレス入力回路 １４ アドレスデコーダ １５ コラムデコーダ １６ ワードデコーダ １７ データバスアンプ・ライトアンプ １８ コア回路 １９ データ入出力回路 ２０ リフレッシュタイミング生成回路 ２１ 内部アドレス生成回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA44 BB27 BB33 BB34 BB39 DD85 EE15 KK22 PP01 PP02 PP03 PP10

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】メモリコア回路と、 外部から少なくとも最小コマンドサイクルの間隔をおい
    てコマンドが入力されるコマンド回路と、 該コマンド回路に外部から入力されるコマンドが読み出
    しコマンドである場合には該読み出しコマンドが入力さ
    れると直ちに該メモリコア回路に対する読み出しアクセ
    スを要求し、現在該メモリコア回路の動作が実行中でな
    い場合には該読み出しアクセス要求後に直ちに該メモリ
    コア回路に対する読み出し動作を実行し、該コマンド回
    路に外部から入力されるコマンドが書き込みコマンドで
    ある場合には該書き込みコマンドが入力される該コマン
    ドサイクルの終了前のデータ確定後に該メモリコア回路
    に対する該書き込みコマンドの書き込みアクセスを要求
    し、現在該メモリコア回路の動作が実行中でない場合に
    は該書き込みアクセス要求後に直ちに該メモリコア回路
    に対する書き込み動作を実行するよう制御し、該メモリ
    コア回路に対して複数のアクセスが競合する場合に該複
    数のアクセスの順番を制御するタイミングジェネレータ
    を含むことを特徴とする半導体記憶装置。
  2. 【請求項２】該メモリコア回路をリフレッシュするリフ
    レッシュ動作指示を所定周期で生成するリフレッシュタ
    イミング生成回路を更に含み、該タイミングジェネレー
    タは該リフレッシュ動作指示に応じて、現在該メモリコ
    ア回路の動作が実行中でない場合には該リフレッシュ動
    作指示後に直ちに該メモリコア回路に対するリフレッシ
    ュ動作を実行するよう制御することを特徴とする請求項
    １記載の半導体記憶装置。
  3. 【請求項３】該タイミングジェネレータは、現在該メモ
    リコア回路の動作が実行中である場合には、該メモリコ
    ア回路の動作が完了するのを待って次の該メモリコア回
    路へのアクセス動作を実行するよう制御することを特徴
    とする請求項２記載の半導体記憶装置。
  4. 【請求項４】該タイミングジェネレータは、現在該メモ
    リコア回路で実行中の動作が完了した時点で読み出し動
    作を含む２つ以上のアクセス動作が待ち状態である場合
    には、読み出し動作を先に実行して残りの待ち状態のア
    クセス動作を後に実行するよう制御することを特徴とす
    る請求項３記載の半導体記憶装置。
  5. 【請求項５】該タイミングジェネレータは、 該コマンド回路が読み出し命令を受け取ったか書き込み
    命令を受け取ったかを示す情報を保持するＲ／Ｗ保持回
    路と、 書き込み或いは読み出しアドレスを保持するアドレス保
    持回路と、 リフレッシュアドレスを保持するリフレッシュアドレス
    保持回路を含むことを特徴とする請求項３記載の半導体
    記憶装置。
  6. 【請求項６】該メモリコア回路はＤＲＡＭコア回路であ
    り、ＳＲＡＭと互換のインターフェースを提供すること
    を特徴とする請求項１記載の半導体記憶装置。
  7. 【請求項７】独立のタイミングで動作可能な該メモリコ
    ア回路を複数個含み、各メモリコア回路毎に該タイミン
    グジェネレータが設けられていることを特徴とする請求
    項１記載の半導体記憶装置。
  8. 【請求項８】ＤＲＡＭコア回路と、 読み出しコマンドが入力されると直ちに該読み出しコマ
    ンドの読み出しアクセスを該ＤＲＡＭコア回路に対して
    要求し、書き込みコマンドが入力されると該書き込みコ
    マンドのコマンドサイクルの終了付近で書き込みデータ
    が確定するのに伴い該書き込みコマンドの書き込みアク
    セスを該メモリコア回路に対して要求し、該ＤＲＡＭコ
    ア回路に対して複数のアクセスが競合する場合に該複数
    のアクセスの順番を制御するタイミングジェネレータを
    含むことを特徴とするＳＲＡＭインターフェースと互換
    の半導体記憶装置。
  9. 【請求項９】該ＤＲＡＭコア回路をリフレッシュするリ
    フレッシュ動作要求を所定周期で生成するリフレッシュ
    タイミング生成回路を更に含むことを特徴とする請求項
    ８記載の半導体記憶装置。
  10. 【請求項１０】該タイミングジェネレータは、現在該Ｄ
    ＲＡＭコア回路で実行中の動作が完了した時点で読み出
    し動作を含む２つ以上のアクセス要求が存在する場合に
    は、読み出し動作を先に実行して残りのアクセス動作を
    後に実行するよう制御することを特徴とする請求項９記
    載の半導体記憶装置。
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