KR100273725B1

KR100273725B1 - 동기식 다이나믹 랜덤 액세스 메모리의 자동 활성화

Info

Publication number: KR100273725B1
Application number: KR1019970708949A
Authority: KR
Inventors: 스코트 스캐퍼
Original assignee: 로데릭 더블류 루이스; 마이크론 테크놀로지, 인크.
Priority date: 1995-06-07
Filing date: 1996-06-04
Publication date: 2000-12-15
Also published as: AU6276296A; US5600605A; JP3240348B2; DE69614852D1; TW300308B; EP0830682A1; JP2000513478A; WO1996041345A1; DE69614852T2; KR19990022468A; EP0830682B1; ATE205013T1

Abstract

동기식 다이나믹 랜덤 액세스 메모리(SDRAM)는 메모리 어레이를 포함하며 명령 신호 및 어드레스 비트에 응답한다. 명령 디코더/제어기는 선택된 명령 신호에 응답하여 프리챠지 명령, 액티브 명령, 전송 명령을 상이한 시간에 개시한다. 명령 디코더/제어기는 프리챠지 명령 동안에 액티브 명령을 개시한다. 표시 회로는 프리챠지 명령에 응답하여 프리챠지 명령 동작의 종료를 가리키는 프리챠지 종료 신호를 제공한다. 로우 어드레스 래치는 액티브 명령에 응답하여 액티브 명령이 개시되는 시점에서 제공된 어드레스 비트에 의해 지시되는 메모리 어레이의 로우 어드레스를 가리키는 값을 수신하고 보유하며, 프리챠지 종료 신호에 응답하여 로우 어드레스를 방출한다.

Description

동기식 다이나믹 랜덤 액세스 메모리의 자동 활성화{AUTO-ACTIVATE ON SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY}

동기식 다이나믹 랜덤 액세스 메모리(SDRAM)는 동기식 메모리 시스템에서 동작하도록 설계된다. 따라서, 전력 다운 및 셀프 리프레시 모드 동안의 클럭 인에이블 신호를 제외한 모든 입력 및 출력 신호는 시스템 클럭의 액티브 에지에 동기된다.

SDRAM은 다이나믹 메모리의 동작 성능에 상당한 장점을 제공한다. 예를 들어, SDRAM은 SDRAM내에 데이터를 기억하기 위해 로우 및 칼럼에 형성된 기억 셀의 메모리 어레이를 어드레싱하도록 칼럼 어드레스를 자동적으로 발생시킴으로써 고속 데이터 전송율로 버스트 모드에서 버스트 데이터를 동기적으로 제공할 수 있다. 또한, SDRAM이 2개 뱅크의 메모리 어레이를 포함하는 경우, SDRAM은 프리챠지 시간이 드러나지 않도록 두 뱅크간에 인터리빙하는 것이 가능하다.

비동기식 DRAM에서는 일단 로우 및 칼럼 어드레스가 DRAM에 제공되고 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호가 비활성화(디액티브)되면, DRAM 메모리가 프리챠지되고 또다른 액세스를 할 수 있게 된다. 그러나 다른 로우는 선행 로우 액세스가 종료될 때까지 DRAM 어레이에 액세스되지 못한다.

이에 비해, SDRAM은 SDRAM 메모리 어레이에서 기억 셀의 로우를 액세싱 및 프리챠징하는 별도의 명령을 갖는다. 복수의 뱅크 메모리 어레이를 갖는 SDRAM에서 일단 로우 및 칼럼 어드레스가 SDRAM에 제공되면, 액세스된 뱅크 메모리 어레이는 액티브 상태를 유지한다. 내부적으로 발생된 로우 어드레스 스트로브는 액티브 상태를 유지하며 선택된 로우는 프리챠지 명령이 메모리 어레이의 선택된 로우를 비활성화하고 프리챠지할 때까지 개방된다.

SDRAM에서, 전송 동작에서는 이전에 액세스된 뱅크 메모리 어레이를 비활성화하고 프리챠지하는 프리챠지 명령 동작을 실행하고, 로우 어드레스를 레지스트하며 전송 동작시 액세스될 뱅크 메모리 어레이를 활성화하는 액티브 명령 동작을 실행하고, 칼럼 어드레스를 레지스트하고 버스트 사이클을 개시하는 전송 판독 또는 기록 명령을 실행한다. 프리챠지 명령 동작 및 액티브 명령 동작을 실행하는 시간에 낭비된 시간이 생기고 그 것이 클럭 사이클에 추가되어 대기 사이클이 발생하는 일이 빈번하다. 따라서, SDRAM에서 판독 및 기록 사이에 발생 가능한 낭비된 클럭 사이클을 제거할 필요가 있다.

〈발명의 요약〉

본 발명은 로우 및 칼럼에 형성되어 데이터를 기억하고 명령 신호에 응답하는 기억 셀의 메모리 어레이를 가진 메모리 장치를 제공한다. 메모리 장치는 시스템 클럭의 액티브 에지와 동기적으로 동작하며, 선택된 명령 신호에 응답하여 메모리 어레이의 제1 동작을 제어하는 제1 명령을 시스템 클럭의 제1 액티브 에지에서 개시하는 명령 디코더/제어기를 포함한다. 명령 디코더/제어기는 또한 메모리 어레이의 제2 동작을 제어하는 제2 명령을 시스템 클럭의 제2 액티브 에지에서 개시한다. 시스템 클럭의 제2 액티브 에지는 제1 동작중에 발생한다. 표시회로는 제1 명령에 응답하여 제1 동작의 종료를 가리키는 제1 명령 종료 신호를 제공한다. 제2 회로는 제2 명령에 응답하여 제2 명령의 제1 부분을 실행하며, 제1 명령 종료 신호에 응답하여 제2 동작의 제2 부분을 실행한다.

본 발명은 반도체 메모리 집적회로에 관한 것이며, 특히 동기식 다이나믹 랜덤 액세스 메모리에 관한 것이다.

도 1는 본 발명에 따른 SDRAM의 블록도.

도 2는 4 사이클 판독 버스트 전송 동작을 보여주는 타이밍도.

도 3는 4 사이클 기록 버스트 전송 동작을 보여주는 타이밍도.

도 4는 판독 명령에 뒤이은 자동-프리챠지 명령을 수행하는 4 사이클 판독 버스트 전송 동작을 보여주는 타이밍도.

본 발명의 양호한 실시예에서 제2 명령은 액티브 명령이며, 제2 동작의 제1 부분은 메모리 어레이의 로우 어드레스를 가리키는 값을 수신하고 보유하는 것을 포함한다. 제2 동작의 제2 부분은 로우 어드레스를 방출하고 메모리 어레이의 기억 셀의 한 로우를 활성화하는 것을 포함한다.

본 발명의 양호한 실시예에서, 제1 명령은 프리챠지 명령이며 여기서 제1 동작은 메모리 어레이를 프리챠징하고 비활성화하는 것을 포함한다. 선택에 따라 제1 명령은 전송 명령일 수 있는데, 여기서 제1 동작은 메모리 어레이의 기억 셀에 또는 기억 셀로부터 데이터를 전송하기 위한 제1 전송 동작 부분과 명령 디코더/제어기가 전송 동작 부분에 뒤이어 자동-프리챠지 동작 부분을 자동적으로 개시하는 제2 자동-프리챠지 동작 부분을 포함한다.

메모리 장치의 한 실시예에서 표시회로는 타임아웃 회로를 포함한다. 메모리 장치의 다른 실시예에서 표시회로는 모니터링 회로를 포함한다.

본 발명의 양호한 실시예에서, 메모리 장치는 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)이다. SDRAM은 제2 메모리 어레이를 포함하여 SDRAM이 2 뱅크 메모리 어레이를 포함하도록 구성되는 것이 바람직하다. 이러한 본 발명의 양호한 형태에서, SDRAM은 또한 전송 동작을 위해 뱅크 메모리 어레이를 선택하기 위한 뱅크 선택 비트에 응답한다.

후술하는 양호한 실시예의 상세한 설명에 있어서 첨부 도면을 참고로 하고 있는데, 도면은 본 발명이 실행될 수 있는 특정 실시예를 설명하기 위한 것이다. 다른 실시예를 사용할 수도 있으며 본 발명의 범주에서 벗어나지 않고도 구조적 또는 논리적 변경도 가능하다. 그러므로 후술되는 상세한 설명을 제한적인 관점에서 보지 말아야 하며, 본 발명의 범위는 첨부된 청구의 범위에 의해 규정되는 것이다.

본 발명에 따른 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)는 블록도 형태의 도 1에서 참조번호 20으로 도시되어 있다. SDRAM(20)의 대부분의 회로는 마이크론 테크놀로지의 MT48LC4M4R1 S 4 MEG × 4 SDRAM과 같은 공지된 SDRAM의 회로와 유사하며, 상기 SDRAM은 본 명세서에 참고로 되어있는 마이크론 테크놀로지의 기능 설명서에 상세히 설명되어 있다. SDRAM(20)은 뱅크 0 메모리 어레이(22)와 뱅크 1 메모리 어레이(24)를 포함하며 이들은 모두 데이터를 기억하기 위한 로우 및 칼럼에 형성된 기억 셀을 구비한다. SDRAM(20)의 한 실시예에서 각각의 뱅크 메모리 어레이는 4개의 분리된 2048 로우 × 1024 칼럼의 어레이를 구비한다.

도 1에 도시된 바와 같이, SDRAM(20) 핀 V_CC및 V_SS로 전력이 공급된다. 통상적인 SDRAM(20)은 3.3V 정도의 저전압 환경에서 최적의 메모리 성능을 보인다. 시스템 클럭(CLK) 신호는 CLK 입력핀을 통해 제공되고 클럭 인에이블 신호(CKE)는 CKE 입력핀을 통해 SDRAM(20)으로 제공된다. CLK 신호는 CKE 신호의 상태에 따라 활성화 및 비활성화된다. 파워 다운 및 셀프 리프레시 모드 동안의 CKE 입력 신호를 제외한 SDRAM(20)의 모든 입력 및 출력 신호는 CLK 신호의 액티브쪽 에지(도1의 실시예에서는 포지티브로 가는 에지)와 동기화된다.

칩 선택(CS*) 입력핀으로 입력되는 CS* 신호는 로우일 때 명령 디코더(26)을 인에이블시키고 하이일 때 디스에이블시킨다. 명령 디코더(26)는 명령 제어기(28)에 포함되어있다. 명령 디코더(26)는 RAS* 핀의 로우 어드레스 스트로브(RAS*) 신호, CAS* 핀의 칼럼 어드레스 스트로브(CAS*) 신호, WE* 핀의 라이트 인에이블(WE*) 신호를 포함한 제어 신호를 수신한다. 명령 디코더(26)는 명령 제어기(28)가 특정 명령 동작 시퀀스에 놓여지도록 RAS*, CAS*, WE* 신호를 디코드한다. 명령 제어기(28)는 뱅크0 메모리 어레이(22) 및 뱅크1 메모리 어레이(24)로부터의 제어된 판독 또는 기록을 하는 동안에 디코드된 명령을 기초로 SDRAM(20)의 각종 회로를 제어한다. 뱅크 어드레스(BA) 신호는 BA 입력핀으로 공급되며 명령 제어기(28)가 제공한 어떤 명령에 의해 어떤 뱅크 메모리 어레이가 동작될 것인지 지정한다.

어드레스 입력 비트는 입력 핀 A0 - A10으로 제공된다. 후술되는 바와같이 어드레스 입력 핀에는 로우 및 칼럼 어드레스 입력 비트가 모두 제공된다. 기록 전송 동작중에는 데이터가 입/출력 핀(DQ1 - DQ4)을 거쳐 SDRAM(20)으로 공급된다. 판독 전송 동작중에는 데이터가 입/출력 핀(DQ1 - DQ4)을 거쳐 SDRAM(20)에서 출력된다. DQN 입력 핀으로 제공되는 입/출력 마스크 신호는 데이터-입력 버퍼(30) 및 데이터-출력 버퍼(32)에 대한 비지속적인 버퍼 제어를 제공한다.

SDRAM(20)은 소정의 방법에 따라 파워-업되고 초기화되어야 한다. 또한, 뱅크 0 및 뱅크 1 메모리 어레이(22 및 24)는 프리챠지되고 유휴 상태로 놓여져야 한다. 뱅크 메모리 어레이의 프리챠징은 이하 상세히 설명되는 프리챠지 명령 동작으로 실행된다. 유휴 상태로 들어가면 두 번의 자동-리프레시 동작이 실행되어야 한다. 통상적으로 SDRAM(20)에서 사용가능한 두가지 리프레시 명령으로 자동-리프레시 명령과 셀프-리프레시 명령이 있다. 자동-리프레시 및 셀프-리프레시 명령은 메모리 어레이를 리프레시하는 본 기술분야에 공지된 방법에 따라 리프레시 제어기(34), 셀프-리프레시 오실레이터 및 타이머(36), 리프레시 카운터(38)에 의해 실행된다. 두 번의 자동-리프레시 동작이 실행되면, SDRAM(20)은 모드 레지스터(40)의 프로그래밍에 사용될 수 있다. 모드 레지스터(40)는 SDRAM(20)이 파워업되었을 때 알려지지 않은 상태를 갖는 것으로 추정된다. 따라서, 동작 명령을 실행하기 이전에 모드 레지스터(40)는 셋팅 또는 프로그래밍되어야 한다.

모드 레지스터(40)는 통상적으로 영속적인 레지스터이며, 일단 프로그래밍되면 모드 레지스터가 재프로그래밍되거나 SDRAM(20)의 전력이 손실되기 전까지는 프로그램 op-코드를 유지한다. SDRAM(20)의 프로그램가능한 선택사양 대부분은 모드 레지스터(40)에 기억된 op-코드에 지정되어 있다. 통상적으로 모드 레지스터(40)는 로우로 레지스터링되는 CS*, RAS*, CAS*, WE*에 의해 결정된 셋 모드 레지스터 명령과 연관하여 BA 입력 핀 및 A0 - A10 어드레스 입력을 거쳐 원하는 op-코드를 제공함으로써 프로그래밍된다.

유효 액티브 명령은 CLK 신호의 상승 에지에서 CS* 및 RAS* 신호가 로우, CAS* 및 WE* 신호가 하이일 때 명령 제어기(28)에 의해 개시된다. 액티브 명령 동안에 BA 신호의 상태에 따라 어떤 뱅크 메모리를 활성화하고 어드레싱할지 결정한다. 액티브 명령 동안, 선택된 뱅크 메모리 어레이의 로우 어드레스를 나타내는 값은 입력 핀 A0-A10상의 어드레스 비트에 의해 표시되는 바와 같이 클럭 발생기 회로(44)로부터 발생된 클럭 신호에 응답하여 로우 어드레스 래치(42)에 래치된다. 래치된 로우 어드레스는 로우 멀티플렉서(46)에 제공되며 로우 멀티플렉서는 BA신호의 상태에 따라 로우 어드레스를 로우 어드레스 버퍼(48)에 제공하여 뱅크0 메모리 어레이(22)로 보내거나 로우 어드레스 버퍼(50)에 제공하여 뱅크1 메모리 어레이(24)로 보낸다. 로우 디코더(52)는 로우 어드레스 버퍼(48)로부터 제공된 로우 어드레스를 디코드하여 판독 또는 기록 전송 동작을 위한 로우 어드레스에 대응하는 2,048라인중 하나를 활성화하며 그에 따라 뱅크0 메모리 어레이(22)내의 기억 셀의 대응하는 로우를 활성화한다. 로우 디코더(54)도 유사하게 로우 어드레스 버퍼(50)내의 로우 어드레스를 디코드하여 판독 또는 기록 전송 동작을 위한 로우 어드레스에 대응하는 2,048 라인중 하나를 활성화하며 그에 따라 뱅크1 메모리 어레이(24)내의 기억 셀의 대응하는 로우를 활성화한다. 일단 선택된 뱅크 메모리의 로우가 액티브 명령으로 활성화되면 로우로 액세스하기 위해 뱅크 메모리 어레이는 다른 액티브 명령이 뱅크 메모리 어레이로 인가되기 이전에 후술하는 프리챠지 명령 또는 자동-프리챠지 명령으로 프리챠징되어야 한다.

유효 판독 명령은 CLK 신호의 상승 에지에서 CS* 및 CAS* 신호가 로우, RAS* 및 WE* 신호가 하이일 때 개시된다. 명령 제어기(28)로부터의 판독 명령이 칼럼 어드레스 래치(56)를 제어하여 래치(56)는 판독 명령이 개시되는 시점에서 BA신호에 의해 선택된 뱅크 메모리 어레이의 칼럼 어드레스를 나타내는 값을 보유하고 어드레스 비트 A0-A9를 수신한다. 칼럼 어드레스 래치(56)는 클럭 발생기(58)에서 발생된 클럭 신호에 응답하여 칼럼 어드레스를 래치한다. 어드레스 핀 A10은 이하 상세히 설명되는 자동-프리챠지 명령이 판독 명령에 뒤이어 자동적으로 개시되는지 여부를 결정하는 명령 신호를 위한 입력 경로를 제공한다. 명령 제어기(28)로부터 제공된 판독 명령은 버스트 카운터(60)를 시동하여 후술되는 버스트 판독 사이클을 개시한다.

칼럼 어드레스 버퍼(62)는 버스트 카운터(60)의 출력을 수신하여 칼럼 어드레스의 현재 카운트를 칼럼 디코더(64)에 제공한다. 칼럼 디코더(64)는 현재 칼럼 어드레스에 대응하여 센스 증폭기 및 입/출력(I/O) 게이팅 회로(66)와 센스 증폭기 및 I/O 게이팅 회로(68)에 제공된 1,024 × 4 라인중 4개를 활성화한다. 공지된 방법에 따라 동작하는 센스 증폭기 및 I/O 게이팅 회로(66 및 68)는 액티브 로우 디코더 라인 및 액티브 칼럼 디코더 라인에 의해 어드레스된 기억 셀에 기억된 데이터를 센싱하여 뱅크0 메모리 어레이(22) 또는 뱅크1 메모리 어레이(24)로부터 각각 선택된 4비트 바이트의 데이커를 판독 동작시 데이터-출력 버퍼(32)에 제공한다. 데이터-출력 버퍼(32)는 선택된 4비트 바이트의 데이터를 입/출력 데이터 핀 DQ1-DQ4에 제공한다.

길이 4를 갖는 버스트 판독에 있어, 칼럼 어드레스 래치(56)에 기억된 개시 칼럼 어드레스는 버스트 판독 동작의 첫 번째 버스트 사이클 동안에 센스 증폭기 및 I/O 게이팅 회로(66 또는 68)를 활성화하는데 사용된다. 다음 3번의 클럭 사이클 동안 버스트 카운터(60)는 칼럼 어드레스 래치(56)에 기억된 칼럼 어드레스로부터 카운트하여, 시퀀스 타입으로 규정된 바와 같이, 다음번 3 메모리 위치의 데이터를 "버스트" 또는 클럭-출력시킨다. 전-페이지 버스트는 명령 제어기(28)에 의해 버스트 터미네이션 명령 또는 프리챠지 명령이 지시될 때까지 또는 다른 버스트 동작에 의해 인터럽트될 때까지 "버스트" 동작을 둘러싸고 연속적으로 재개한다.

유효 기록 명령은 CLK 신호의 상승 에지에서 CS*, CAS*, WE* 신호가 로우, RAS* 신호가 하이일 때 개시된다. 명령 제어기(28)로부터의 기록 명령이 칼럼 어드레스 래치(56)를 클럭하도록 클럭 발생기(58)를 제어하여 래치(56)는 어드레스 입력 핀 A0-A9상에 제공된 어드레스에 의해 지시되는 바와 같이, 기록 명령이 개시되는 시점에서 BA신호의 상태에 의해 선택된 뱅크 메모리 어레이의 칼럼 어드레스를 나타내는 값을 수신하고 보유한다. 판독 동작에서와 같이, 기록 명령 동안에 어드레스 핀 A10은 후술되는 자동-프리챠지 명령이 기록 명령에 뒤이어 개시되는지 여부를 결정하는 부가적인 특징을 제공한다. 버스트 카운터(60)가 버스트 기록 사이클을 개시한다. 칼럼 어드레스 버퍼(62)는 버스트 카운터(60)의 출력을 수신하고 현재 칼럼 어드레스를 칼럼 디코더(64)에 제공한다. 칼럼 디코더(64)는 칼럼 어드레스에 대응하여 센스 증폭기 및 I/O 게이팅 회로(66 및 68)에 제공된 1,024 × 4 라인중 4개를 활성화하고, 들어오는 4비트 바이트의 데이터가 뱅크0 메모리 어레이(22)에 기억되는지 또는 뱅크1 메모리 어레이(24)에 기억되는지를 지시한다.

기록 명령 동작 동안에 데이터는 입/출력 핀 DQ1-DQ4으로 데이터-입력 버퍼(30)에 제공된다. 데이터 입력 버퍼(30)는 입력 기록 데이터를 뱅크0 메모리 어레이(22)에 대응하는 래치(70)와 뱅크1 메모리 어레이(24)에 대응하는 래치(72)에 제공한다. 4 비트 바이트의 입력 기록 데이터는 현재 칼럼 어드레스에 대응하는 활성화된 4 라인을 근거로 공지된 방법에 따라 센스 증폭기 및 I/O 게이팅 회로(66 또는 68)에 의해 래치(70 또는 72)로부터 선택된 뱅크 메모리 어레이로 제공된다.

길이 4의 버스트 기록 동작 동안에, 제1 바이트의 데이터는 칼럼 어드레스 래치(56)에 기억된 칼럼 어드레스에 의해 어드레스된 메모리 어레이 위치에 기억된다. 판독 버스트 동작과 유사하게, 다음번 3클럭 사이클 동안 버스트 카운터(60)는 칼럼 래치(56)에 기억된 칼럼 어드레스로부터 카운트하여, 시퀀스 타입으로 규정된 바와 같이, 다음번 3 메모리 위치에 기억될 데이터를 "버스트" 또는 클럭 입력시킨다. 전-페이지 버스트는 버스트 터미네이션 명령, 프리챠지 명령에 의해 종결될 때까지 또는 다른 버스트 동작에 의해 인터럽트될 때까지 데이터 기록 동작을 둘러싸고 계속한다.

버스트 판독 및 기록 동작은 셋 모드 레지스터 명령 동안에 프로그램가능한 모드 레지스터(40)에 지정된 버스트 모드에 의해 제어된다. 버스트 동작은 판독 또는 기록 액세스 동안 지정된 메모리 어레이 위치로 연속적인 데이터 흐름을 제공한다. SDRAM(20)의 한 실시예에서 모드 레지스터(40)에는 2, 4, 8 또는 전 페이지(1,024) 사이클의 버스트 길이가 프로그래밍될 수 있다. 본 발명의 한 실시예에서, 버스트 판독/싱글 기록 모드에서는 기록 동작이 버스트 길이 1로 되지만 판독 동작은 모드 레지스터(40)에 지정된 바와같이 프로그래밍된 버스트 길이로 될 수 있다.

또한, 버스트 시퀀스는 셋 모드 레지스터 명령 동안에 모드 레지스터(40)에 프로그래밍되는 프로그램가능한 특성이다. 통상적으로 두가지 타입의 버스트 시퀀스가 선택될 수 있는데, 여기에는 순차적 시퀀스 또는 인터리빙 시퀀스가 포함된다. 순차적 시퀀스는 두 뱅크 메모리 어레이중 하나에서 순차적인 위치에 따라 버스트한다. 인터리빙 시퀀스는 뱅크0 메모리 어레이(22)와 뱅크1 메모리 어레이(24)간에 인터리빙한다. SDRAM(20)의 한 실시예에서, 순차적 시퀀스 및 인터리빙 시퀀스는 모두 2, 4, 8 사이클의 버스트를 지원하며, 순차적 시퀀스는 전 페이지 길이 버스트 사이클을 지원한다.

명령 제어기는 CLK 신호의 포지티브로 가는 쪽 에지에서 CS*, WE*, RAS* 신호가 로우, CAS* 신호가 하이일 때 유효 프리챠지 명령을 개시한다. 프리챠지 명령 동작은 프리챠지 명령이 개시된 시점에서 BA 신호의 상태에 의해 선택된 뱅크 메모리 어레이를 비활성화하고 프리챠지한다. 이러한 방법으로 앞서 액세스된 로우가 비활성화되고 프리챠지됨으로써 로우가 리프레시되거나 다른 로우가 액세스될 수 있다. 일단 뱅크 메모리 어레이가 프리챠지되면 그 뱅크 메모리 어레이는 유휴 상태로되며 다른 판독 명령 또는 기록 명령이 그 뱅크 메모리 어레이에 인가되기 이전에 활성화되어야 한다. SDRAM(20)의 양호한 실시예에서는 복수의 판독 및 기록 명령이 동일한 로우에 제공된 각각의 명령이 액세스되는 사이에 프리챠징을 필요로하지 않는다.

SDRAM(20)의 양호한 실시예에서 프리챠지 명령은 두 뱅크 모두 또는 하나의 뱅크가 프리챠지되게 한다. 프리챠지 명령이 개시되는 시점에서 어드레스 입력 핀 A10의 값이 로우로 레지스터되면 개개의 뱅크 프리챠징이 실행된다. 개개의 뱅크 프리챠징 동안에 BA 신호의 상태는 어떤 뱅크가 프리챠지되는지 가리켜준다. 프리챠지 명령이 개시되는 시점에서 A10이 하이로 레지스터될 때 뱅크 모두가 프리챠지된다. 프리챠지 명령이 개시되는 시점에서 A10이 하이로 레지스터되면, BA는 "돈 케어(don't care)"로 취급된다.

액티브, 판독, 기록 또는 프리챠지 명령 동안에 액세스될 뱅크 메모리 어레이는 명령의 개시시 BA신호의 레지스터링에 의해 결정된다. BA 신호의 값이 로우로 레지스터되면 뱅크0 메모리 어레이(22)가 선택되고 BA 신호의 값이 하이로 레지스터되면 뱅크1 메모리 어레이(24)가 선택된다. 전술한 바와같이, BA 신호는 입력핀 A10의 값이 로우일 때에만 프리챠지 명령 동안 뱅크중 하나의 선택을 결정한다. 입력핀 A10의 값이 하이이면 프리챠지 명령 동안 BA는 "돈 케어"로 된다.

선택된 뱅크 메모리 어레이의 한 로우가 액티브 명령으로 선택되면 해당 뱅크 메모리 어레이의 로우는 활성화되고 그 선택된 뱅크 메모리 어레이에 대한 프리챠지 명령이 인가될 때까지 액티브 상태를 계속 유지한다. 다시 말해, RAS* 신호는 일단 외부적으로 레지스터링되지만, 선택된 뱅크 메모리 어레이에 내부적으로 발생된 RAS* 신호는 프리챠지 명령이 제공될 때까지 액티브 상태를 유지한다. 판독 및 기록 명령은 그 명령에 뒤이어 프리챠지 명령을 반드시 필요로하지는 않지만, 뱅크 메모리 어레이는 새로운 로우 어드레스를 레지스터링하기 이전에 프리챠지되어야 한다. 뱅크 메모리 어레이내의 한 로우를 선택할 때, 다른 뱅크 메모리 어레이는 액티브 상태를 유지함으로써 판독 및 기록 명령이 두 뱅크 메모리 어레이 사이에 인터리브하도록 할 수 있다.

뱅크 메모리 어레이의 프리챠징은 대부분의 경우 SDRAM(20)의 이중 뱅크 구조로 인해 감추어질 수 있다. 프리챠징이 드러나지 않도록 하기 위해, 프리챠지 명령은 액세스되는 뱅크 메모리 어레이가 버스트 모드에 있는 동안에 액세스되지 않은 뱅크 메모리 어레이에 인가된다.

동일 뱅크내의 판독 동작 동안에, 프리챠지 시간 T_RP의 상당량은 한 로우에서 다른 로우로 이동할 때 감추어질 수 있다. 판독 지연시간이 2클럭 이상인 경우 프리챠지 명령은 판독 동작 동안 최종 데이터-출력 이전의 1클럭 사이클에서 개시될 수 있다. 판독 지연시간이 1클럭일 때에는 프리챠지 명령은 최종 데이터-출력이 나온 때에 제공될 수 있다. 어떤 경우이던, 최종 데이터-출력이 유효 상태인 사이클 동안 적어도 1클럭 사이클의 프리챠지 시간 T_RP이 발생한다. 말하자면, 판독 지연시간이 2이상인 경우 프리챠지 시간의 클럭 사이클 2개중 하나 또는 3개중 2개는 감추어질 수 있다. 그렇지 않은 경우 단지 1프리챠지 클럭만 감추어질 수 있다.

동일한 뱅크 메모리 어레이가 기록 명령에서 프리챠지 명령으로 갈때에 기록 명령은 최종 데이터-입력으로부터 프리챠지 명령의 시작 때까지 기록 회복 시간(T_WR)을 필요로 한다.

프리챠지 명령에 관해 전술한 것과 동일한 개개의 뱅크 프리챠지 기능을 모두 실행하는 SDRAM(20)에서 자동-프리챠지 명령은 비-지속적인 특성이다. SDRAM(20)의 양호한 실시예에서 자동-프리챠지 명령은 사용자에게 판독 명령 또는 기록 명령의 종결시 자동적으로 프리챠징을 실행하도록 판독 명령 또는 기록 명령을 프로그램할 수 있게 해준다.

자동-프리챠지 명령 특성을 이용하면 SDRAM(20)의 기능 동작중에 수작업으로 프리챠지 명령을 인가할 필요가 없다. 자동-프리챠지 명령은 프리챠징이 버스트 사이클내의 초기 유효 스테이지에서 개시되게 해준다. 사용자는 프리챠지 시간 (T_RP)이 종료될 때까지는 다른 명령을 인가할 수 없다. 그러므로, SDRAM(20)에서 자동-프리챠지 명령이 사용되는 경우, 선택된 뱅크 메모리 어레이는 T_RP이 종료될 때까지는 재차 액세스되지 못한다. 예를들어, 2사이클의 판독이 선택되고 T_RP을 만족시키는데 3클럭 주기가 필요하다면, 뱅크 메모리 어레이는 버스트 동작의 종료후 2클럭 동안에는 액세스될 수 없다. 길이 4의 버스트가 프로그램되고 T_RP을 만족시키는데 3클럭 주기가 필요하다면, 판독 지연시간이 2클럭 이상인 경우 뱅크 메모리 어레이는 버스트 종료후 1클럭 사이클 동안에는 액세스될 수 없으며, 그렇지 않은 경우 뱅크 메모리 어레이는 버스트 사이클 종료후 2클럭 동안에는 액세스될 수 없다.

동일한 뱅크 메모리 어레이가 기록 명령에서 프리챠지 명령으로 갈때에 기록 명령은 최종 데이터-입력으로부터 프리챠지 명령의 시작 때까지 기록 회복 시간(T_WR)을 필요로한다.

프리챠지 명령에 관해 전술한 것과 동일한 개개의 뱅크 프리챠지 기능을 모두 실행하는 SDRAM(20)에서 자동-프리챠지 명령은 비-지속적인 특성이다. SDRAM(20)의 양호한 실시예에서 자동-프리챠지 명령은 사용자에게 판독 명령 또는 기록 명령의 종결시 자동적으로 프리챠징을 실행하도록 판독 명령 또는 기록 명령을 프로그램할 수 있게 해 준다.

동일한 뱅크 메모리 어레이가 액세스될 때에 기록 동작은 최종 데이터-입력으로부터 프리챠지 명령의 시작 때까지 기록 회복 시간(T_WR)을 필요로한다. 따라서 뱅크 메모리 어레이는 최종 데이터-입력으로부터 T_WR+ T_RP까지는 재차 액세스될 수 없다.

판독 지연시간은 셋 모드 레지스터 명령 동안에 모드 레지스터(40)에 지정되는 SDRAM(20)의 프로그램가능한 특성이다. 통상적으로, 1, 2,또는 3클럭의 판독 지연시간을 사용한다. 판독 지연시간은 그 클럭에서 데이터가 시스템 클럭 속도와 상관없이 이용가능하게 해준다. 데이터는 시스템 클럭의 주파수에 따라 판독 지연시간보다 최소 1클럭 사이클 적게 입/출력 핀 DQ1-DQ4에서 이용가능하게 될 수 있다. 최소 액세스 시간보다 큰 사이클 속도로 프로그램된 2클럭의 판독 지연시간은 제1 클럭후 거의 즉시 데이터를 제공한다.

유휴 또는 대기 상태 동안에 원치않는 명령이 레지스터링되는 것을 방지하기 위해 비동작(NOP) 명령이 SDRAM(20)에 제공될 수 있다.

도 2에는 4사이클 버스트 판독 동작이 타이밍도 형태로 도시되어 있다. 도시된 바와 같이, 시스템 클럭 사이클 시간은 t_CK로 표시되어 있다. 액티브 명령의 개시로부터 판독 명령의 개시까지의 시간이 t_RCD로 표시되어 있는데, 시간 t₀와 시간 t₁사이의 2클럭 사이클을 나타낸다. 전체 판독 버스트 전송 사이클 주기는 t_RC로 표시되며 도 2에 도시된 바와 같이 9클럭 사이클이다. 전체 액티브 명령 주기는 t_RAS로 표시되고 이때에 로우 어드레스 스트로브가 액티브로 되는데, 도 2에 도시된 바와 같이 4클럭 사이클을 나타낸다. 각 사이클 버스트에 대한 판독 액세스 시간은 t_AC로 표시되었다. 판독 명령의 개시로부터 DQ클럭 제1 데이터-출력 사이클 까지의 시간이 t_AA로 표시되어 있는데 칼럼 어드레스 스트로브 지연시간 주기를 가리키는 것으로 도2에 도시된 바와 같이 2클럭 주기이다. 프리챠지 명령 주기(t_RP)는 도2에 도시된 바와 같이 3시스템 클럭 사이클이다.

도 2에 도시된 바와 같이, 액티브 명령은 명령 제어기(28)에 의해 시간 t₀에서 개시되고; 대응하는 판독 명령은 시간 t₂에서 개시되며; 제1 사이클 버스트의 데이터는 시간 t₄에서 출력되고; 최종 4사이클 데이터 버스트는 시간 t₇에서 출력된다. 시간 t₆에서 프리챠지 명령이 개시되어 제2 내지 최종 데이터 버스트가 출력되며, 다음번 액티브 명령은 시간 t₆에서 프리챠지 명령후의 3클럭 사이클인 시간 t₉에서 개시된다.

도 3에는 4사이클 전송 기록 동작이 타이밍도 형태로 도시되어 있다. 도 3의 타이밍도는 4사이클 판독 버스트 전송 동작을 설명하는 도 2의 타이밍도와 유사하다. 따라서 기록 및 판독 명령간의 차이점만을 설명하겠다. 기록 동작 동안에, 데이터-입력 셋업 시간은 t_DS로, 데이터-입력 보유 시간은 t_DH로 표시되어 있다. 기록 회복 시간은 t_WR로 표시되며 도 3에서 t₅와 t₆사이의 1클럭 사이클을 가리킨다.

기록 명령이 t₂에서 개시되는 때로부터 4데이터 버스트가 뱅크 메모리 어레이중 하나에 기록된 후 기록 회복 시간이 종료되는 때까지의 시간은 도 3에서 t₂와 t₆사이의 4클럭 사이클로 표시된다. 그러므로, 4사이클 판독 버스트 전송 동작에서와 같이, 전체 명령 주기(t_RC)는 4사이클 기록 버스트 전송 동작과 같은 9클럭 사이클이다.

도 2 및 도 3은 모두 4사이클 버스트 전송 동작을 표현하고 있지만, 전술한 바와 같이 SDRAM(20)은 2, 4, 8 또는 전 페이지 사이클 버스트 동작을 실행하도록 프로그램될 수 있으며, 본 발명은 4버스트 전송 동작에 국한되지 않는다.

프리챠지 명령을 인가하지 않고도 자동적으로 자동-프리챠지 명령이 제공되도록 프로그래밍된 판독 명령을 사용하는 4사이클 판독 버스트 전송 동작이 도 4에 타이밍도 형태로 도시되어 있다. 도 4는 시간 t₆에서 자동-프리챠지 명령이 내부적으로 실행되므로 시간 t₆에서 프리챠지 명령 대신 NOP 명령이 인가되는 점을 제외하면 도 2와 유사하다. 유사하게 도 3를 수정하면 기록 명령에 뒤이은 자동-프리챠지 명령에 대해 설명할 수 있다.

여러 주파수의 시스템 클럭(CLK) 신호에서, 프리챠지 명령을 실행하는 시간(t_RP)과 판독 어드레스 스트로브에서 칼럼 어드레스 스트로브 사이의 지연 시간(t_RCD)은 SDRAM의 통상적인 타이밍 설명서와 일치하지 않는다. t_RCD지연시간은 액티브 명령의 개시에서 판독 명령 또는 기록 명령의 시작 사이의 시간을 나타낸다. 더 빠른 주파수의 CLK 신호나 더 느린 SDRAM에서, t_RP및 t_RCD에 필요한 전체 시간은 특정 클럭 사이클 또는 시스템 클럭 사이클 시간(t_CK)과 같으며 두 가지(t_RP및 t_RCD)를 단일 파라미터로 만들 수 있으면 그에 따라 대기 사이클이 만들어진다.

프리챠지 명령 또는 자동-프리챠지 명령이 판독 또는 기록 명령을 뒤따르고 있는 판독 또는 기록 명령에 있어서, 전술한 바와 같은 t_RP및 t_RCD의 추가 사이의 전체 시간이 너무 많아지는 문제는 추가적인 대기 사이클이 생기게 할 수 있다. 예를들어, 도 2 내지 도 4에서, 시간 t₁에서 제공된 NOP와 같은 액티브 명령과 후속 판독 명령 사이의 NOP 명령에 추가하여, 시간 t₆에서의 프리챠지 명령의 개시와 시간 t₉에서의 액티브 명령의 개시 사이의 시간 t₇및 시간 t₈에서 제공된 두 개의 NOP 명령으로는 전체 t_RP+ t_RCD시간 주기를 망라하기에 충분치 않다. 이러한 경우, 프리챠지 명령과 액티브 명령 사이에 추가적인 NOP 명령이 예컨대 도 2 내지 도 4에서 액티브 명령의 위치인 시간 t₉에서 삽입될 필요가 있으며 이렇게 하여 추가적인 대기 사이클을 전체 전송 동작 사이클에 더해준다. 예를들어, 시스템 클럭 사이클(t_CK)이 10 nSec 이며 프리챠지 명령을 실행하는 실제 내부 시간이 34 nSec이고 액티브 명령의 개시와 판독 또는 기록 명령의 개시 사이의 실제 내부 시간이 14 nSec인 경우, 34 nSec 시간 주기는 시간 t_RP에 관한 4사이클 즉 40 nSec로 증가되며 14 nSec는 t_RCD와 같은 2클럭 사이클 즉 20 nSec로 된다.

전술한 예에서, 실제 내부 프리챠지 시간에 로우 어드레스가 사용가능하게 되는 실제 내부 시간을 더한 것은 14 nSec에 34 nSec를 더해 총 48 nSec가 되며 5클럭 사이클보다 약간 작다. 그러나, 전술한 바와 같이 종래 기술의 SDRAM에서는 프리챠지 명령의 개시와 판독 또는 기록 명령의 개시 사이에 60 나노초 즉 6클럭 사이클을 필요로 한다. 본 발명의 SDRAM(20)은 시간 t₉와 같이 한 사이클 먼저 액티브 명령이 개시되게 함으로써 상기한 문제점을 해결한다. 이러한 액티브 명령의 조기 개시가 가능하도록, 표시 회로(80)는 명령 제어기(28)로부터의 프리챠지 명령에 응답하여 프리챠지가 내부적으로 완료될 때 라인(82)상에 프리챠지 종료 신호를 제공한다. 액티브 명령이 명령 제어기(28)에 의해 개시될 때, 클럭 발생기(44)는 어드레스 입력핀 A0-A10으로부터 로우 어드레스 입력을 로우 어드레스 래치(42)로 래치한다. 그런데, 로우 어드레스(42)는 라인(82)상의 프리챠지 종료 신호로 표시되는 바와 같이 내부 프리챠지 동작이 종료될 때까지는 로우 어드레스를 내부적으로 보유한다. 이러한 방법으로 낭비적인 대기 사이클이 제거된다.

본 발명의 한 실시예에서 표시 회로(80)는 시간 t₆과 같은 프리챠지 또는 자동-프리챠지 명령의 개시 시점으로부터 타이밍을 시작하는 타임아웃 회로로 구현되며 내부 타이머를 기반으로 하고 있다. 본 발명의 실시예에 따른 SDRAM(20)의 제조시, SDRAM은 프리챠지 동작을 실행하도록 산정된 내부 시간을 결정하는 특징을 가지며 금속 마스크 또는 퓨즈에 의해 "하드와이어링"된다.

본 발명의 다른 실시예에서, 표시 회로(80)는 적절한 뱅크 메모리 어레이가 활성화될 수 있도록 내부 프리챠지 동작이 종료되는 때를 결정하기 위해 SDRAM(20)내의 적절한 회로를 모니터하는 모니터링 회로로 구현되며, 로우 어드레스는 로우 어드레스 래치(42)로부터 로우 멀티플렉서(46)로 방출되어 적절하게 선택된 뱅크 메모리 어레이에 제공된다.

본 발명에 따른 표시 회로(80) 및 로우 어드레스 래치(42)는 액티브 및 프리챠지 명령의 파이프라인 처리가 가능한 본 발명의 특성을 망라하는 다른 공지된 방법으로도 동작할 수 있다. 예를 들어, 전술한 바와 같이 프리챠지 명령에 뒤이은 액티브 명령의 1클럭 조기 개시에 의해 더 빠른 주파수의 시스템 클럭 신호 CLK에서 또는 더 느린 SDRAM에서 1클럭 사이클을 절약할 수 있다. 또한, 본 발명은 자동-프리챠지 명령이나 프리챠지 명령에 유사하게 적용된다.

양호한 실시예의 설명을 위해 특정한 실시예가 도시되고 설명되었지만, 본 기술분야에 숙련된 사람이면 본 발명의 범주에서 벗어나지 않고도 도시 및 설명된 특정 실시예를 다양한 대안적 실시예 및/또는 동등한 실시예로 대체할 수 있음을 이해할 것이다. 전기, 컴퓨터, 전기통신 분야의 숙련자라면 본 발명이 매우 다양한 실시예로 구현될 수 있음을 알 것이다. 본 출원은 명세서에 기술된 양호한 실시예에 대한 어떠한 응용예 또는 변형예도 포함하고자 한다. 따라서, 본 발명은 청구 범위 및 그와 동등한 것에 의해서만 제한되는 것이다.

Claims

데이터를 기억하기 위해 로우 및 칼럼으로 형성되고 명령 신호에 응답하는 기억 셀의 메모리 어레이를 포함하며, 시스템 클럭의 액티브 에지와 동기하여 동작하는 메모리 장치에 있어서,

선택된 명령 신호에 응답하여 상기 메모리 어레이의 제1 동작을 제어하는 제1 명령을 상기 시스템 클럭의 제1 액티브 에지에서 개시하고, 상기 메모리 어레이의 제2 동작을 제어하는 제2 명령을 상기 제1 동작 동안에 발생하는 상기 시스템 클럭의 제2 액티브 에지에서 개시하는 명령 디코더/제어기;

상기 제1 명령에 응답하여, 상기 제1 동작의 종료를 가리키는 제1 명령 종료 신호를 제공하는 표시 회로; 및

상기 제2 명령에 응답하여 상기 제2 동작의 제1 부분을 실행하고, 상기 제1 명령 종료 신호에 응답하여 상기 제2 동작의 제2 부분을 실행하는 제2 회로

를 구비하는 메모리 장치.
제1항에 있어서, 상기 제2 명령은 액티브 명령이며, 상기 제2 동작의 제1 부분은 상기 메모리 어레이의 로우 어드레스를 나타내는 값을 수신하고 보유하는 것을 포함하는 메모리 장치.
제2항에 있어서, 상기 제2 동작의 제2 부분은 상기 로우 어드레스를 방출하고 상기 메모리 어레이 내의 기억 셀의 한 로우를 활성화하는 것을 포함하는 메모리 장치.
제1항에 있어서, 상기 제1 명령은 프리챠지 명령이며, 상기 제1 동작은 상기 메모리 어레이를 프리챠징하고 비활성화하는 것을 포함하는 메모리 장치.
제1항에 있어서, 상기 제1 명령은 전송 명령이며, 상기 제1 동작은 상기 메모리 어레이의 기억 셀로의 또는 기억 셀로부터의 데이터 전송을 위한 제1 전송 동작 부분과 상기 명령 디코더/제어기가 상기 전송 동작 부분에 뒤이어 자동-프리챠지 동작을 자동적으로 개시하는 제2 자동-프리챠지 동작 부분을 포함하는 메모리 장치.
제5항에 있어서, 상기 전송 명령은 판독 명령이며, 상기 제1 전송 동작 부분에서는 상기 메모리 어레이의 기억 셀로부터 데이터를 판독하는 메모리 장치.
제5항에 있어서, 상기 전송 명령은 기록 명령이며, 상기 제1 전송 동작 부분에서는 상기 메모리 어레이의 기억 셀에 데이터를 기록하는 메모리 장치.
제1항에 있어서, 상기 메모리 장치는 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)인 메모리 장치.
제1항에 있어서, 상기 표시 회로는 타임아웃 회로를 포함하는 메모리 장치.
제1항에 있어서, 상기 표시 회로는 모니터링 회로를 포함하는 메모리 장치.
데이터를 기억하기 위해 로우 및 칼럼으로 형성되고 명령 신호에 응답하는 기억 셀의 메모리 어레이를 포함하며, 시스템 클럭의 액티브 에지와 동기하여 동작하는 메모리 장치에서 명령들을 파이프라인 처리하는 방법에 있어서,

상기 메모리 어레이의 제1 동작을 제어하는 제1 명령을 상기 시스템 클럭의 제1 액티브 에지에서 개시하는 단계;

상기 메모리 어레이의 제2 동작을 제어하는 제2 명령을 제1 동작 동안에 발생하는 상기 시스템 클럭의 제2 액티브 에지에서 개시하는 단계;

상기 제1 동작이 상기 명령에 응답하여 종료되는 때를 표시하는 단계;

상기 제2 명령에 응답하여 상기 제2 동작의 제1 부분을 실행하는 단계; 및

상기 제1 동작이 종료된 것을 나타내는 상기 표시 단계에 응답하여 상기 제2 동작의 제2 부분을 실행하는 단계

를 포함하는 방법.
제11항에 있어서, 상기 제2 명령은 액티브 명령이며, 상기 제2 동작의 제1 부분을 실행하는 단계는 상기 메모리 어레이의 로우 어드레스를 나타내는 값을 수신하고 보유하는 단계를 포함하는 방법.
제12항에 있어서, 상기 제2 동작의 제2 부분을 실행하는 단계는 상기 로우 어드레스를 방출하고 상기 메모리 어레이내의 기억 셀의 한 로우를 활성화하는 단계를 포함하는 방법.
제11항에 있어서, 상기 제1 명령은 프리챠지 명령이며, 상기 방법은 상기 메모리 어레이를 프리챠징하고 비활성화하는 단계를 포함하는 상기 제1 동작을 실행하는 단계를 더 포함하는 방법.
제11항에 있어서, 상기 제1 명령은 전송 명령이며, 상기 방법은 상기 메모리 어레이의 기억 셀로 또는 기억 셀로부터 데이터를 전송하는 전송 단계와 상기 메모리 어레이를 자동적으로 프리챠징하고 비활성화하는 자동-프리챠지 단계를 포함하는 상기 제1 동작을 실행하는 단계를 더 포함하는 방법.
제15항에 있어서, 상기 전송 명령은 판독 명령이며, 상기 전송 단계는 상기 메모리 어레이의 기억 셀로부터 데이터를 판독하는 단계를 포함하는 방법.
제15항에 있어서, 상기 전송 명령은 기록 명령이며, 상기 전송 단계는 상기 메모리 어레이의 기억 셀에 데이터를 기록하는 단계를 포함하는 방법.
제11항에 있어서, 상기 방법은 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)에서 명령들을 파이프라인 처리하는 방법.
제11항에 있어서, 상기 표시 단계는 상기 제1 명령의 개시 시점으로부터 상기 제1 명령을 실행하는 산정된 시간까지 타이밍하는 단계를 포함하는 방법.
제11항에 있어서, 상기 표시 단계는 상기 제1 동작이 종료되는 때를 결정하는 상기 메모리 장치 내의 회로를 모니터링하는 단계를 포함하는 방법.
명령 신호 및 어드레스 비트에 응답하며 데이터를 기억하기 위해 로우 및 칼럼으로 형성된 기억 셀의 메모리 어레이를 포함하는 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)에서 전송 동작을 실행하는 방법에 있어서,

액티브 명령이 프리챠지 명령 동안에 개시되도록 프리챠지 명령, 액티브 명령, 및 전송 명령을 상이한 시점에서 개시하는 단계;

상기 프리챠지 명령에 응답하여 상기 메모리 어레이를 비활성화하고 프리챠지하는 단계;

프리챠지 명령 동작의 종료를 표시하는 단계;

상기 액티브 명령이 개시되는 시점에서 제공된 어드레스 비트에 의해 표시되는 상기 메모리 어레이의 로우 어드레스를 나타내는 값을 수신하고 보유하는 단계;

프리챠지 명령 동작의 종료를 나타내는 상기 표시 단계에 응답하여 상기 로우 어드레스를 방출하고 상기 메모리 어레이 내의 기억 셀의 한 로우를 활성화하는 단계;

상기 전송 명령이 개시되는 시점에서 제공된 상기 어드레스 비트에 의해 표시되는 상기 메모리 어레이의 칼럼 어드레스를 나타내는 값을 수신하고 보유하는 단계; 및

상기 방출된 로우 어드레스 및 상기 보유된 칼럼 어드레스에 의해 지시되는 상기 메모리 어레이의 기억 셀로부터 또는 기억 셀로 데이터를 전송하는 단계

를 포함하는 방법.
제21항에 있어서, 상기 전송 명령은 상기 전송 단계에서 상기 메모리 어레이의 기억 셀로부터 데이터가 판독되도록 하기 위한 판독 명령인 방법.
제21항에 있어서, 상기 전송 명령은 상기 전송 단계에서 상기 메모리 어레이의 기억 셀에 데이터가 기록되도록 하기 위한 기록 명령인 방법.
제23항에 있어서, 개시되는 전송 명령과 명령 신호 비트의 상태에 기초하여 프리챠지 명령 대신 자동-프리챠지 명령을 자동적으로 개시하는 단계를 더 포함하는 방법.