CN103927286B - 降低反射讯号的内存结构 - Google Patents
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Abstract
一种降低反射讯号的内存结构，其包含有处理单元；与处理单元连接的总线路单元；数个与总线路单元连接的内存；以及设于总线路单元末端处的反射讯号吸收单元。藉此，可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效。
Description
技术领域
本发明是有关于一种降低反射讯号的内存结构，尤指一种可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作功效的结构。
背景技术
一般已知的内存结构，通常是由一处理器、数个与处理器连接的内存、以及一设于各内存并接端前端的讯号反射器组成。
然而，以上述结构而言，仍无法有效降低讯号传输时的反射讯号，进而严重影响系统的整体运作；且以已知欲进行多内存的整合时（例如：将32位的内存整合为64位），是将至少两个芯片加以共接，而共接时是将多个内存的地址区与控制区加以连接，如此，不但会导致线路布局的复杂度增加，更会大幅提高线路的布局层数。
有鉴于此，本案的发明人特针对前述已知发明问题深入探讨，并藉由多年从事相关产业的研发与制造经验，积极寻求解决之道，经过长期努力的研究与发展，终于成功地开发出本发明「降低反射讯号的内存结构」，藉以改善现有技术中存在的种种问题。
发明内容
本发明所要解决的技术问题是：针对上述现有技术的不足，提供一种降低反射讯号的内存结构，可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效。
为了解决上述技术问题，本发明所采用的技术方案是：一种降低反射讯号的内存结构，其特点是：该结构包括处理单元、总线路单元、数个内存及反射讯号吸收单元，该总线路单元与处理单元连接；该数个内存与总线路单元连接；该反射讯号吸收单元设于总线路单元的末端处。
所述各内存分别包含有与总线路单元连接的地址线路、命令线路及控制线路。所述各内存分别单独与总线路单元并接。
所述各内存设置于一芯片上而形成内存芯片，而该内存芯片与总线路单元连接。所述总线路单元的前端处设置有另一反射讯号吸收单元。
所述反射讯号吸收单元为电阻。
所述处理单元、总线路单元、各内存及反射讯号吸收单元于进行电路布局时，是于处理单元与总线路单元之间设有至少二地址/控制/命令区，而各内存则分别设于各地址/控制/命令区两侧，且该总线路单元与各内存之间设有接地区，并于该处理单元与各内存之间设有数根电源线。
如此，可于处理单元配合内存芯片的各内存作讯号传输时，可利用反射讯号吸收单元分别吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效。且于多内存的整合时，可达到易于进行线路布局以及减少布局层数的效果。
附图说明
图1是本发明第一实施例的示意图。
图2是本发明第二实施例的示意图。
图3是本发明的电路布局示意图。
标号说明
处理单元1 总线路单元2
内存3 内存芯片30
地址线路31 命令线路32
控制线路33 反射讯号吸收单元4、4a
地址/控制/命令区5 接地区6
电源线7
具体实施方式
请参阅图1所示，为本发明第一实施例的示意图。如图所示：本发明为一种降低反射讯号的内存结构，其至少包含有一处理单元1、一总线路单元2、数个内存3以及一反射讯号吸收单元4所构成。
上述所提的处理单元1作为各内存3的控制中心。
该总线路单元2与处理单元1连接。
各内存3与总线路单元2连接，而各内存3分别包含有与总线路单元2连接的地址线路31、命令线路32及控制线路33，且各内存3分别单独与总线路单元2并接。
该反射讯号吸收单元4设于总线路单元2的末端处，而该反射讯号吸收单元4可为电阻。
当本发明于运用时，可应用于DRAM、NAND、MRAM、NOR或SRAM等相关领域中，而于处理单元1配合各内存3的地址线路31、命令线路32及控制线路33作讯号传输时，可利用反射讯号吸收单元4吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存3可稳定运作的功效。
请参阅图2所示，为本发明第二实施例的示意图。如图所示：本发明除上述第一实施例所提型态之外，更可为本第二实施例的型态，而其所不同之处在于，各内存3设置于一芯片上而形成一内存芯片30，而该内存芯片30与总线路单元2连接，且该总线路单元的前端与末端处可分别设置有一反射讯号吸收单元4、4a；藉此，可于处理单元1配合内存芯片30的各内存3作讯号传输时，系可利用反射讯号吸收单元4、4a分别吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存3稳定运作的功效。
请参阅图3所示，为本发明的电路布局示意图。如图所示：当本发明的处理单元1、总线路单元2、各内存3及反射讯号吸收单元4于进行电路布局时，是于处理单元1与总线路单元2之间设有至少二地址/控制/命令区5，而各内存3则可分别设于各地址/控制/命令区5两侧，且该总线路单元2与各内存3之间设有接地区6，并于该处理单元1与各内存3之间设有数个电源线7；如此，当本发明作多内存3的整合时（例如：将32位的内存整合为64位），可达到易于进行线路布局以及减少布局层数的效果。
综上所述，本发明降低反射讯号的内存结构可有效改善现有技术中存在的种种缺点，可于处理单元配合各内存作讯号传输时，利用反射讯号吸收单元吸收相关的反射讯号，以降低讯号传输时的反射讯号，而达到使各内存可稳定运作的功效；进而使本发明能产生更进步、更实用、更符合消费者使用时所须，确已符合发明专利申请的要件，依法提出专利申请。
惟以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围；故，凡依本发明申请专利范围及发明说明书内容所作的简单的等效变化与修饰，皆应仍属本发明专利涵盖的范围内。
Claims (4)
1.一种降低反射讯号的内存结构，其特征在于包括处理单元、总线路单元、数个内存及反射讯号吸收单元，该总线路单元与处理单元连接；该数个内存与总线路单元连接；该反射讯号吸收单元设于总线路单元的末端处；所述数个内存设置于一芯片上而形成内存芯片，而该内存芯片与总线路单元连接；所述总线路单元的前端处设置有另一反射讯号吸收单元；电路布局时，处理单元与总线路单元之间设有至少二地址/控制/命令区，而数个内存则分别设于各地址/控制/命令区两侧，且该总线路单元与数个内存之间设有接地区，并于该处理单元与数个内存之间设有数根电源线。
2.如权利要求1所述的降低反射讯号的内存结构，其特征在于：所述数个内存分别包含有与总线路单元连接的地址线路、命令线路及控制线路。
3.如权利要求1所述的降低反射讯号的内存结构，其特征在于：所述数个内存分别单独与总线路单元并接。
4.如权利要求1所述的降低反射讯号的内存结构，其特征在于：所述总线路单元前端处的反射讯号吸收单元与总线路单元末端处的反射讯号吸收单元为电阻。
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