CN112259138A - 内存装置 - Google Patents

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林正隆
梁万栋
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Senfu Technology Co ltd
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Senfu Technology Co ltd
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Abstract

一种内存装置，其包含有至少一载板、一控制器、至少一分接器、多数内存模块以及至少二电阻。该控制器连接该载板，该分接器、各内存模块与各电阻分别设于该载板，该分接器具有一连接该控制器的输入端、一第一输出端及一第二输出端，各内存模块可分别部分串联后连接至该第一输出端与该第二输出端，各电组分别与连接至该第一输出端与该第二输出端的一内存模块连接。藉此，可由分接器的第一输出端与第二输出端同时将控制器的命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取，进而可缩短控制器的读取路径，而达到快速读取以及提升使用效能的功效。

Description

内存装置
技术领域
本发明有关于一种内存装置，尤指一种可缩短控制器的读取路径，而达到快速读取以及提升使用效能的内存装置。
背景技术
目前一般的内存装置（如：DDR4），其包括有一控制器、多数连接该控制器的内存模块、及一连接其中一内存模块的电阻。
当该控制器读取各内存模块进行使用时，今以133.35mm的长度，并八颗内存模块的内存装置为例，该控制器会由第一颗内存模块依序读取到第八颗内存模块，因此该控制器的读取路径需要260mm，使得该控制器的读取路径较长，且读取速度较慢，而影响该内存装置的效能。
为解决上述种种缺失，本案发明人特潜心研究，开发出一种内存装置，以有效改善上述缺点。
发明内容
本发明的主要目的在于，针上述现有技术的不足，提供一种内存装置，可由分接器的第一输出端与第二输出端同时将控制器的命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取，进而可缩短控制器的读取路径，而达到快速读取以及提升使用效能的功效。
为达上述目的，本发明所采用的技术方案是：一种内存装置，其特征在于，其包含有：至少一载板；一控制器，其连接该载板，作为命令讯号、地址讯号或时序讯号的读取与控制；至少一分接器，其设于该载板上且连接该控制器，该分接器具有一连接该控制器的输入端、一第一输出端及一第二输出端，由该输入端接收该控制器的命令讯号、地址讯号或时序讯号，并由该第一输出端与该第二输出端同时将命令讯号、地址讯号或时序讯号分别送出；数个内存模块，其分别设于该载板上，且部分的内存模块分别将地址线与控制线串联后，再以其中一内存模块连接至该第一输出端，另外部分的内存模块分别将地址线与控制线串联后，再以其中一内存模块连接至该第二输出端，各内存模块储存所需的程序指令或数据；该分接器的输入端接收控制器的命令讯号、地址讯号或时序讯号后，通过该第一输出端与该第二输出端同时将命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取；以及至少二电阻，其分别设于该载板上，其中一电阻与连接至该第一输出端的一内存模块连接，而另一电阻与连接至该第二输出端的一内存模块连接，各电阻可分别吸收各内存模块的反射讯号。
所述控制器为中央处理器。
所述连接至该第一输出端的各内存模块可设于该载板的一侧，且数量至少为四个，而连接至该第二输出端的各内存模块可设于该载板的另一侧，且数量至少为四个。
所述控制器透过该分接器的该第一输出端与该第二输出端读取各内存模块中程序指令或数据的路径为80mm。
所述各电阻分别连接至一终端电压。
所述各内存模块以至少四个为一组的方式，以数组呈由上而下排列的方式设于该载板。
所述装置于数个载板上分别设有至少四个内存模块，而各载板上的各内存模块呈方式矩阵排列，并以Ω型态的线路连接各内存模块，并各载板可相互层迭。
附图说明
图1是本发明第一实施例的示意图。
图2是本发明第二实施例的示意图。
图3是本发明第二实施例的示意图。
标号对照：
载板1
控制器2
分接器3
输入端31
第一输出端32
第二输出端33
内存模块4
电阻5
终端电压6
线路41。
具体实施方式
请参阅图1所示，为本发明第一实施例的示意图。如图所示，本发明为一种内存装置，其包含有至少一载板1、一控制器2、至少一分接器3、数个内存模块4以及至少二电阻5所构成。
该载板1可为电路板。
该控制器2连接该载板1，该控制器2可为中央处理器，可作为命令讯号、地址讯号或时序讯号的读取与控制。
该分接器3设于该载板1上且连接该控制器2，该分接器3具有一连接该控制器2的输入端31、一第一输出端32及一第二输出端33，可由输入端31接收该控制器2的命令讯号、地址讯号或时序讯号，并由该第一输出端32与该第二输出端33同时将命令讯号、地址讯号或时序讯号分别送出。
各内存模块4分别设于该载板1上，且部分的内存模块4分别将地址线与控制线串联后，再以其中一内存模块4连接至该第一输出端32，另外部分的内存模块4分别串联后，再以其中一内存模块4连接至该第二输出端33，各内存模块4可储存所需的程序指令或数据。该分接器3的输入端31接收该控制器2的命令讯号、地址讯号或时序讯号后通过第一输出端32与第二输出端33同时将命令讯号、地址讯号或时序讯号分别送出至各内存模块4，以提供该控制器2进行程序指令或数据读取。
各电阻5分别设于该载板1上，其中一电阻5与连接至该第一输出端32的一内存模块4连接，而另一电阻5与连接至该第二输出端32的一内存模块4连接，各电阻5可分别吸收各内存模块4的反射讯号。
当本发明于使用时，可由该控制器2输出命令讯号、地址讯号或时序讯号至该分接器3的输入端31，之后再由该第一输出端32与该第二输出端33同时将命令讯号、地址讯号或时序讯号分别送出至各内存模块4，以提供该控制器2进行程序指令或数据读取；由于该控制器2是透过该分接器3的该第一输出端32与该第二输出端33分别同时对各内存模块4进行程序指令或数据读取（即分两路同时读取），因此可缩短该控制器2的读取路径，而达到快速读取以及提升使用效能的功效。
于本发明的一较佳具体实施例中，连接至该第一输出端32的各内存模块4可设于该载板1的一侧，且数量至少为四个，而连接至该第二输出端33的各内存模块4可设于该载板1的另一侧，且数量至少为四个。如此，以一个长度133.35mm的内存装置而言，当该分接器3的输入端31接收来自该控制器2的命令讯号、地址讯号或时序讯号时，可由该第一输出端32与该第二输出端33同时将命令讯号、地址讯号或时序讯号由两侧分别送出至各内存模块4（即分两路同时读取），因此读取各内存模块4中程序指令或数据的路径则为80mm，进而可缩短该控制器2的读取路径，而达到快速读取以及提升使用效能的功效。
于本发明的一较佳具体实施例中，各电阻5分别连接至一终端电压6（VTT）。如此，可稳定输出电压至各内存模块4，以维持各内存模块4的正常运作。
请参阅图2所示，为本发明第二实施例的示意图。如图所示，于本实施例中，各内存模块4可以至少四个为一组的方式，以多数组呈由上而下排列的方式设于该载板1。如此，除可适应不同使用需求之外，亦可同时达到缩短该控制器2的读取路径、快速读取以及提升使用效能的功效。
请参阅图3所示，为本发明第三实施例的示意图。如图所示，于实施例中，可于多数载板1上分别设有至少四个内存模块4，而各载板1上的各内存模块4呈方式矩阵排列，并以Ω型态的线路41连接各内存模块4，并各载板可相互层迭（图未示）。如此，除可适应不同使用需求之外，亦可同时达到缩短该控制器2的读取路径、快速读取以及提升使用效能的功效。
综上所述，本发明内存装置可有效改善现有技术的种种缺点，可由分接器的第一输出端与第二输出端同时将控制器的命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取，进而可缩短控制器的读取路径，而达到快速读取以及提升使用效能的功效；进而使本发明能更进步、更实用、更符合消费者使用所须，确已符合发明专利申请的要件，依法提出专利申请。
但以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围。因此，凡依本发明申请专利范围及发明说明书内容所作的简单的等效变化与修饰，皆应仍属本发明专利涵盖的范围内。

Claims (7)

1.一种内存装置，其特征在于，其包含有：
至少一载板；
一控制器，其连接该载板，作为命令讯号、地址讯号或时序讯号的读取与控制；
至少一分接器，其设于该载板上且连接该控制器，该分接器具有一连接该控制器的输入端、一第一输出端及一第二输出端，由该输入端接收该控制器的命令讯号、地址讯号或时序讯号，并由该第一输出端与该第二输出端同时将命令讯号、地址讯号或时序讯号分别送出；
数个内存模块，其分别设于该载板上，且部分的内存模块分别将地址线与控制线串联后，再以其中一内存模块连接至该第一输出端，另外部分的内存模块分别将地址线与控制线串联后，再以其中一内存模块连接至该第二输出端，各内存模块储存所需的程序指令或数据；该分接器的输入端接收控制器的命令讯号、地址讯号或时序讯号后，通过该第一输出端与该第二输出端同时将命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取；以及
至少二电阻，其分别设于该载板上，其中一电阻与连接至该第一输出端的一内存模块连接，而另一电阻与连接至该第二输出端的一内存模块连接，各电阻可分别吸收各内存模块的反射讯号。
2.如权利要求1所述的内存装置，其特征在于，所述控制器为中央处理器。
3.如权利要求2所述的内存装置，其特征在于，所述连接至该第一输出端的各内存模块可设于该载板的一侧，且数量至少为四个，而连接至该第二输出端的各内存模块可设于该载板的另一侧，且数量至少为四个。
4.如权利要求1所述的内存装置，其特征在于，所述控制器透过该分接器的该第一输出端与该第二输出端读取各内存模块中程序指令或数据的路径为80mm。
5.如权利要求1所述的内存装置，其特征在于，所述各电阻分别连接至一终端电压。
6.如权利要求1所述的内存装置，其特征在于，所述各内存模块以至少四个为一组的方式，以数组呈由上而下排列的方式设于该载板。
7.如权利要求1所述的内存装置，其特征在于，所述装置于数个载板上分别设有至少四个内存模块，而各载板上的各内存模块呈方式矩阵排列，并以Ω型态的线路连接各内存模块，并各载板可相互层迭。
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