KR20030033064A - 다중 메모리 인터페이스에 대한 버퍼 - Google Patents

다중 메모리 인터페이스에 대한 버퍼 Download PDF

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Abstract

본 발명은 칩셋과 메모리 데이터 사이의 전기적 분리를 제공에 관한 것이다. 본 발명은 칩셋과 메모리 모듈간 메모리 인터페이스에 적어도 하나의 버퍼를 두는 것을 포함한다. 각 메모리 모듈은 복수의 메모리 층을 포함한다. 상기 적어도 하나의 버퍼는 상기 메모리 인터페이스가 제 1 및 제 2의 서브 인터페이스로 나뉘어지도록 한다. 상기 제 1 서브 인터페이스는 상기 칩셋과 상기 버퍼 사이에 있고, 상기 제 2 서브 인터페이스는 상기 버퍼와 사이 메모리 모듈 사이에 있다. 상기 방법은 또한 상기 메모리 모듈에 있는 상기 메모리 층의 출력을 인터리브하는 단계와, 상기 적어도 하나의 버퍼가 상기 칩셋 및 상기 메모리 모듈간에 전송되는 데이터를 적절히 래치할 수 있도록 구성하는 단계를 포함한다. 상기 제 1 및 제 2 서브 인터페이스는 독립적이지만 서로 동기되어 작동한다.

Description

다중 메모리 인터페이스에 대한 버퍼 {BUFFER TO MULTIPLE MEMORY INTERFACE}
컴퓨터 시스템은 종종, 메모리 인터페이스를 사용하여 메모리 모듈과 연결된 하나 또는 그 이상의 집적 회로(IC) 칩셋을 포함한다. 메모리 인터페이스는 IC 칩셋(예컨대 CPU)과 메모리 모듈간의 통신을 제공한다. 메모리 인터페이스는 어드레스 버스 라인(address bus line), 커맨드 시그널 라인(command signal line), 데이터 버스 라인(data bus line)을 포함할 수 있다. 높은 컴퓨터 성능 및 용량에 대한 요청의 증가는 더 크고 빠른 메모리에 대한 요청을 낳았다. 그러나 작동 속도의 증가 및 칩셋과 연결된 메모리 모듈 수의 증가에 따라, 증가된 용량성 부하(capacitive loading)는 메모리의 양 및 속도에 대하여 실질적인 제한이 생기게 할 수도 있다.
등록된 DIMM(dual in-line memory module)과 같은 종래 기술의 디자인은, 어드레스 버스 라인과 커맨드 시그널 라인에 어드레스/커맨드 버퍼를 둠으로써 용량성 부하 효과를 해결하는 방식으로 상기 문제점들을 처리하였다. 미국 특허제5,953,215호에서 카라바초스(Karabatsos)는 칩셋과 메모리 모듈간 인터페이스에 FET 스위치를 둠으로써 데이터 버스 라인에 대한 부하를 감소시키는 디자인에 대하여 설명하고 있다.
도 1에서 볼 수 있는 종래 기술의 디자인(100)에는, 칩셋(102)과 메모리 모듈(104)간 인터페이스(108)에 버퍼가 없다. 일부 실시예에서는, 보이는 바와 같이 메모리 모듈(104)이 메모리 보드(106)에 개별적으로 장착되어있을 수도 있다. 또 다른 실시예에서는, 메모리 모듈(104)이 칩셋(102)과 같은 주기판(motherboard)에 바로 납땜 연결되어있을 수도 있다.
종래 기술의 디자인(100)에 있어서, 칩셋(102)은 1.0 볼트(저전압)와 1.5 볼트(고전압)의 두 공급 전압(supply voltage)을 받도록 구성되었다. 고전압은 칩셋 쪽에서 메모리 인터페이스(108)에 대해 호환되는 구동 전압을 제공하기 위해 필요하다. 또한 칩셋(102)에 있어서 핀 수는, 특별한 메모리 접근 속도, 즉 주파수(예컨대ω)를 제공하기 위해 2배로 디자인 될 수 있다.
본 명세서는 칩셋(chipset)과 다층(multiple rank) 메모리 모듈간의 인터페이스에 있어서 데이터 버퍼의 제공과 관련된 것이다.
본 발명의 다른 특징은 첨부된 도면을 참조하여 기술할 수 있다.
도 1은 칩셋과 메모리 모듈간의 인터페이스를 나타내는 종래 기술의 디자인.
도 2는 상기 칩셋과 상기 메모리 모듈 사이에 놓여진 복수의 데이터 버퍼를 갖는 인터페이스에 관한 실시예.
도 3은 데이터 버퍼의 설계 구성.
도 4는 상기 메모리 모듈을 가진 메모리 보드의 세부를 나타내는 인터페이스의 정면도.
도 5는 각 메모리 보드가 2층의 메모리 모듈을 포함하는 인터페이스에 관한 대체 실시예.
도 6은 상기 칩셋과 다층 메모리 모듈간에 전달되는 데이터의 버퍼링 방법.
종래 기술의 디자인은 공급 전압 및 칩셋과 메모리 모듈에 연결된 인터페이스의 분리를 제공하지 못하였음을 본 발명의 발명자는 인식하였다. 어드레스 및 커맨드 라인의 버퍼링은 용량성 부하 효과를 경감시키며, 한편 FET 스위치를 데이터 라인에 두는 것은 상기 라인들에 대한 부하를 감소시킨다. 그러나 어느 디자인도 칩셋과 메모리 데이터 사이의 전기적인 분리를 가능하게 하지는 못한다.
칩셋과 메모리 모듈의 제조 공정상의 차이는 컴퓨터 시스템의 디자인에 있어서 부담으로 작용한다. 예컨대 메모리 칩에 있어서의 산화막은, 콘덴서가 좋은 보유 특성을 가지도록 두껍게 디자인된다. 두꺼운 산화막은 또한 누설 전류를 낮게 한다. 그러나 산화막 아래에 전도 채널을 형성하기 위해서는 고전압(약 1.2 내지 1.8볼트 사이에 속함)이 공급되어야 한다. 이에 반해 칩셋{중앙 처리 장치(CPU) 또는 주문형 집적 회로(ASIC) 디자인} 제조 공정에서는, 더 얇은 산화막을 만들어 더 빠른 트랜지스터를 제공하고자 한다. 따라서 칩셋은 저전압, 통상적으로 1.0 볼트 미만에서 동작된다.
본 발명은 칩셋과 메모리 데이터간의 전기적 분리를 제공하는 방법 및 시스템에 관한 것이다. 상기 방법은 칩셋과 메모리 모듈간의 메모리 인터페이스에 적어도 하나 이상의 버퍼를 제공하는 단계를 포함한다. 각각의 메모리 모듈은 복수의 메모리 층을 포함한다. 상기 버퍼는 상기 메모리 인터페이스를 제 1 및 제 2의 서브 인터페이스로 나뉘어지게 한다. 상기 제 1 서브 인터페이스는 상기 칩셋과 상기 버퍼 사이에 존재한다. 상기 제 2 서브 인터페이스는 상기 버퍼와 상기 메모리 모듈 사이에 존재한다. 상기 방법은 또한 상기 메모리 모듈에 있는 상기 메모리 층의 출력을 인터리브(interleave)하는 단계 및 상기 칩셋과 상기 메모리 모듈간에 전송되는 데이터를 적절히 래치(latch)하도록 적어도 하나의 버퍼를 구성하는 단계를 포함한다. 상기 제 1 및 제 2 서브 인터페이스는 독립적이지만 서로 동기되어 작동한다.
버퍼링은 전압 및 상기 칩셋과 상기 메모리 모듈 각각에 연결된 인터페이스의 분리를 제공한다. 상기 전압의 분리는 칩셋이 낮은 동작 전압으로 작동될 수 있도록 하며, 이는 실질적으로 칩셋이 메모리 공급 전압과 공통되는, 더 높은 전압을 가져야 할 필요를 배제시킨다. 이에 상기 메모리 모듈은 자체적인 동작 목표에 적합한 전압으로 작동할 수 있게 된다. 이러한 전압들은 상기 연결 시스템(칩셋)의 작동 전압과 독립될 수 있다.
상기 인터페이스의 분리는 본래 더 빨랐던 칩셋 인터페이스를 메모리 인터페이스 속도의 몇 배 더 빠른 속도로 작동할 수 있도록 한다. 예컨대, 데이터 버퍼 인터페이스에 대한 칩셋은 메모리 인터페이스에 대한 버퍼 속도의 2배로 작동될 수 있다. 이는 상기 칩셋이 2배의 속도로 작동하고, 같은 양의 데이터에 절반의 데이터 버스 라인 또는 핀 수를 가지고도 접근할 수 있도록 해준다. 이는 컴퓨터 시스템 디자이너에게, 특별한 컴퓨터 시스템을 위해 보다 더 넓은 범위의 메모리 종류 및 인터페이스를 이용할 수 있게 하는 유연성을 제공한다. 또한 상기 메모리 모듈 자체에 데이터 버퍼를 둠으로써 상기 메모리 인터페이스는 짧은, 고정된 길이의 스터브(stub)를 상기 버퍼로부터 상기 메모리 모듈에 제공하는 것으로 간략화 될 수 있다. 어떤 구성에서는, 상기 데이터 버퍼가 칩셋과 같은 주기판에 있을 수 있다. 핀 수의 감소를 낳는 전기적인 분리로부터 오는 장점은 도 1과 도 2의 디자인 비교에 도시되어 있다.
도 2에 도시된 실시예(200)에서, 복수의 데이터 버퍼(206)가 칩셋(202)과 메모리 모듈(204)간의 메모리 인터페이스에 놓여져 전기적인 분리를 가능하게 한다. 도시된 실시예에서, 분기(multidrop) 버스(208)는 칩셋(202)과 데이터 버퍼(206)간의 인터페이스를 제공한다. 칩셋(202)과 데이터 버퍼(206)간의 인터페이스는 이전과 같은 데이터 접근 속도, 즉 주파수(ω)에서 작동되지만, 이는 종래 기술의 디자인에 비해 절반의 핀 수(x)로도 가능하다. 데이터 버퍼(206)와 메모리 모듈(204)간의 인터페이스는 이전과 같은 데이터 접근 속도를 제공하기 위해 여전히 2배의 핀 수를 가지고 있다. 실제적으로x는 종종 16이나 32로 선택된다. 또한 칩셋(202)은 보이는 바와 같이 오직 저전압(1.0 볼트)에서 작동하도록 구성되어 있다. 메모리 모듈(204)은 오직 고전압(1.5 볼트)에서 작동된다.
도 2에 도시된 실시예에서, 데이터 버퍼(206)는 메모리 모듈(204)과 같은 메모리 보드(210)에 두어진다. 그러나 데이터 버퍼(206)는 상기 칩셋(202)을 포함하는 주기판에 둘 수 있다.
도 3은 본 발명의 일 실시예에 부합하는, 도 2에서의 데이터 버퍼(206)와 유사한 데이터 버퍼(300)의 설계 구성을 나타낸다. 상기 데이터 버퍼(300)는 302, 304, 306의 세 부분을 포함한다. 첫 부분(302)은 상기 분기 버스(208)를 통해 상기 칩셋으로 데이터를 보내거나 또는 받도록 구성된 칩셋 입/출력(I/O) 포트이다. 첫 부분(302)은 상기 칩셋과 같은 전압(<1.0 볼트)에서 작동한다. 이는 상기 칩셋과 상기 데이터 버퍼(300)간의 인터페이스가 호환성을 갖도록 해준다. 두 번째 부분(304)은 상기 칩셋과 상기 메모리 모듈 간 데이터의 버퍼링을 가능하게 하는 핵심 데이터 경로 로직(core data path logic)이다. 세 번째 부분(306)은 상기 메모리 모듈로 데이터를 보내거나 또는 받도록 구성된 메모리 입/출력 포트이다. 세 번째 부분은 메모리 모듈과 같은 공칭 전압(1.2 내지 1.8 볼트 사이)에서 동작한다.
도 4에서는, 메모리 보드(402)의 세부를 보여주고, 데이터 버퍼(404)로의 연결을 강조하는 메모리 인터페이스의 정면도를 볼 수 있다. 본 실시예에서, 상기 메모리 인터페이스의 정면도는 메모리 모듈(406)이 칩셋(408)으로부터 분리되어 있음을 보여준다. 보이는 바와 같이 어드레스 및 데이터 버스 라인의 분리에 의한 핀 수의 감소를 확인할 수 있다. 본 실시예 및 다른 실시예에 있어서 상기 메모리 모듈은 어떠한 메모리 타입이라도 가능하다. 그러나 특히 상기 메모리 모듈은 DRAM이나 DDR(double data rate) DRAM또는 QDR(quad data rate) DRAM일 수 있다. QDR DRAM은 상기 버퍼와 상기 메모리 모듈간의 제 2 서브 인터페이스에 있어서 핀 수를4배로 하고, 상기 버퍼와 상기 칩셋간의 제 1 서브 인터페이스를 제 2 서브 인터페이스 동작속도의 4배로 동작시킴으로써 구현될 수 있다.
도 5에서는 도 2의 실시예에 대한 대안인 또 다른 실시예(500)를 볼 수 있다. 여기에는 2층의 메모리 모듈(504, 505)이 있다. 도시된 실시예(500)에 있어서, 두 층(502)은 메모리 보드(506)의 양 반대편에 있다. 그러나 다른 실시예에서는 두 층(502)은 메모리 보드(506)의 같은 편에 있어도 무방하다.
어떤 구성에 있어서는 메모리 모듈(504, 505)의 두 층(502)은, 동일한 일단의 와이어를 사용하여 데이터 버퍼(508)와 인터리브 모드(interleaved mode)로 동작될 수도 있다. 메모리 모듈(504)로부터의 데이터는 두 모듈(504, 505)의 출력을 OR 배선 구성으로 연결함으로써 메모리 모듈(505)로부터의 데이터와 인터리브될 수 있다. 상기 출력들은 도 5에 나타난 것처럼 각각의 버퍼에 다중 포트(510)를 둠으로써 인터리브될 수 있다. 그리고 나서 두 모듈(504, 505)로부터의 데이터는 순차적으로 데이터 버퍼(508)로 읽혀진다. 상기 데이터 버퍼에 있는 제어 로직은 메모리 모듈(504, 505)로부터의 데이터 전송을 인터리브 모드로 조정할 수 있다. 이와 같은 구성에서, 두 층(502)의 메모리 모듈(504, 505)은 칩셋 인터페이스에 대한 데이터 버퍼에서 요구되는 비트 수를 두 배로 하기 위해 비트 방식으로(bit-wise) 구성된다.
도 6은 상기 칩셋과 다층의 메모리 모듈 사이에 전달되는 데이터의 버퍼링을 위한 방법을 나타내며, 이는 전압 및 인터페이스의 분리를 가능하게 한다. 상기 방법은 첫 단계(600)에서 칩셋과 다층 메모리 모듈간의 인터페이스에 적어도 하나 이상의 버퍼를 제공하는 단계를 포함한다. 상기 버퍼는 상기 메모리 인터페이스가 두 개의 인터페이스로 나뉘어지게 한다. 제 1 인터페이스는 상기 칩셋과 상기 버퍼 사이에 있으며, 제 2 인터페이스는 버퍼와 다층의 메모리 모듈 사이에 존재한다. 두 번째 단계(602)에 있어서, 상기 다층 메모리 모듈의 출력은 이들 출력의 OR 배선 연결에 의해 인터리브된다. 이에 상기 버퍼는 세 번째 단계(604)에 있어서 상기 칩셋과 상기 다층 메모리 모듈간에 전송되는 데이터를 적절히 래치하도록 구성된다. 이는 제 1 및 제 2 인터페이스가 독립적이지만 서로 동기되어 작동하도록 해준다.
지금까지 본 발명의 특정한 실시예를 도시하고 설명하였지만, 다른 실시예 및 이의 변형이 가능하다. 예컨대, 비록 상기 도면들이 특정한 핀 수에 대해서 2배의 메모리 데이터 접근 속도를 제공하는 데이터 버퍼를 나타내었지만, 이는 증가된 데이터 접근 속도를 감당할 수 있는 어떤 실현 가능한 배율이라도 가능하다.
이러한 모든 실시예들은 이하 청구 범위의 범주 내에 속한다.

Claims (23)

  1. 칩셋과 메모리 모듈간의 메모리 인터페이스에 적어도 하나의 버퍼를 제공하는 단계 - 여기에서, 각 메모리 모듈은 복수의 메모리 층을 포함하며, 상기 적어도 하나의 버퍼는 상기 메모리 인터페이스가 제 1 및 제 2의 서브 인터페이스로 나뉘어지게 하고, 상기 제 1 서브 인터페이스는 상기 칩셋과 상기 적어도 하나의 버퍼 사이에, 상기 제 2 서브 인터페이스는 상기 적어도 하나의 버퍼와 상기 메모리 모듈 사이에 존재함 - 와,
    상기 메모리 모듈에 있는 상기 복수 메모리 층의 출력을 인터리브하는 단계와,
    상기 제 1 및 제 2 서브 인터페이스가 독립적이지만 서로 동기되어 작동하게 하기 위해, 상기 칩셋과 상기 메모리 모듈간에 전송되는 데이터를 적절히 래치하도록 상기 적어도 하나의 버퍼를 구성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 적어도 하나의 버퍼를 제공하는 단계는 상기 제 1 서브 인터페이스가 상기 제 2 서브 인터페이스와 다른 전압 레벨에서 동작되도록 하는 방식으로 상기 제 1 및 제 2 서브 인터페이스를 분리시키는 것인 방법.
  3. 제2항에 있어서, 상기 제 1 서브 인터페이스의 동작 전압 레벨은 1.0 볼트미만인 것인 방법.
  4. 제2항에 있어서, 상기 제 2 서브 인터페이스의 동작 전압은 1.2 볼트 내지 1.8 볼트 사이인 것인 방법.
  5. 제1항에 있어서, 상기 적어도 하나의 버퍼를 제공하는 단계는 상기 제 1 서브 인터페이스가 상기 제 2 서브 인터페이스보다 더 높은 주파수에서 동작되도록 하는 방식으로 상기 제 1 및 제 2 서브 인터페이스를 분리시키는 것인 방법.
  6. 제5항에 있어서, 상기 제 1 서브 인터페이스는 상기 제 2 서브 인터페이스의 2배의 주파수에서 동작되는 것인 방법.
  7. 제6항에 있어서, 상기 제 1 서브 인터페이스의 데이터 라인 수는 상기 제 2 서브 인터페이스의 데이터 라인 수의 절반인 것인 방법.
  8. 제1항에 있어서, 상기 복수 메모리 층의 출력을 인터리브하는 단계는 상기 출력을 OR 배선 모드로 함께 연결하여, 상기 적어도 하나의 버퍼에 데이터를 순차적으로 읽어들임으로써 이루어지는 것인 방법.
  9. 제1항에 있어서, 상기 복수 메모리 층의 출력을 인터리브하는 단계는 상기적어도 하나의 버퍼 각각에 2 이상의 포트가 존재하여, 상기 적어도 하나의 버퍼에 데이터를 순차적으로 읽어들임으로써 이루어지는 것인 방법.
  10. 제1항에 있어서, 상기 복수 메모리 층의 출력을 인터리브하는 단계는 상기 적어도 하나의 버퍼에서 요구되는 비트 수를 2배로 만드는 것인 방법.
  11. 제1항에 있어서, 상기 적어도 하나의 버퍼에 제어 로직을 두어 상기 복수 메모리 층으로부터의 데이터 전송을 인터리브 모드로 조정하도록 하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서, 상기 메모리 모듈은 각각 DRAM을 포함하는 것인 방법.
  13. 제1항에 있어서, 상기 메모리 모듈은 각각 DDR DRAM을 포함하는 것인 방법.
  14. 제1항에 있어서, 상기 메모리 모듈은 각각 QDR DRAM을 포함하는 것인 방법.
  15. 칩셋과 적어도 하나의 메모리 모듈간의 메모리 인터페이스를 분리하는 단계 - 여기에서, 각 메모리 모듈은 복수의 메모리 층을 포함하며, 분리에 의해 상기 메모리 인터페이스가 제 1 및 제 2의 서브 인터페이스로 나뉘어짐 - 와,
    상기 적어도 하나의 메모리 모듈에 있는 상기 복수 메모리 층의 출력을 인터리브하는 단계와,
    상기 제 1 및 제 2 서브 인터페이스가 독립적이지만 서로 동기되어 작동하게 하기 위해, 상기 칩셋과 상기 적어도 하나의 메모리 모듈간에 데이터를 전송하도록 상기 제 1 및 제 2 서브 인터페이스를 구성하는 단계
    를 포함하고,
    상기 제 1 및 제 2 서브 인터페이스는, 상기 제 1 서브 인터페이스가 상기 제 2 서브 인터페이스에 비해 다른 전압 레벨 및 더 높은 주파수에서 동작되도록 하는 방식으로 구성되는 것인 방법.
  16. 제15항에 있어서, 상기 메모리 인터페이스를 분리하는 단계는 상기 적어도 하나의 버퍼가 상기 칩셋 및 상기 적어도 하나의 메모리 모듈 사이에 놓여짐으로써 이루어지는 것인 방법.
  17. 제15항에 있어서, 상기 제 1 서브 인터페이스의 동작 전압은 1.0 볼트 미만이고, 상기 제 2 서브 인터페이스의 동작 전압은 1.2 내지 1.8 볼트 사이인 것인 방법.
  18. 제15항에 있어서, 상기 제 1 서브 인터페이스는 상기 제 2 서브 인터페이스의 2배의 주파수에서 동작되는 것인 방법.
  19. 제18항에 있어서, 상기 제 1 서브 인터페이스의 데이터 라인 수는 상기 제 2 서브 인터페이스의 데이터 라인 수의 절반인 것인 방법.
  20. 칩셋 1개와,
    복수의 메모리 층을 포함하는 적어도 하나의 메모리 모듈과,
    상기 칩셋 및 상기 적어도 하나의 메모리 모듈간의 메모리 인터페이스와,
    상기 메모리 인터페이스를 제 1 및 제 2 서브 인터페이스로 나누기 위해 상기 메모리 인터페이스에 놓여진 적어도 하나의 버퍼 - 여기에서, 상기 적어도 하나의 버퍼는 상기 적어도 하나의 메모리 모듈에 있는 상기 복수 메모리 층의 출력을 인터리브하며, 상기 제 1 및 제 2 서브 인터페이스는 상기 제 1 서브 인터페이스가 상기 제 2 서브 인터페이스에 비해 다른 전압 레벨 및 더 높은 주파수에서 동작되도록 하는 방식으로 구성됨 -
    를 포함하는 시스템.
  21. 제20항에 있어서, 상기 제 1 서브 인터페이스의 동작 전압은 1.0 볼트 미만이고, 상기 제 2 서브 인터페이스의 동작 전압은 1.2 내지 1.8 볼트 사이인 것인 시스템.
  22. 제20항에 있어서, 상기 제 1 서브 인터페이스는 상기 제 2 서브 인터페이스의 2배의 주파수에서 동작되는 것인 시스템.
  23. 제22항에 있어서, 상기 제 1 서브 인터페이스의 데이터 라인 수는 상기 제 2 서브 인터페이스의 데이터 라인 수의 절반인 것인 시스템.
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