TW539948B - Buffer to multiple memory interface - Google Patents

Description

539948 A7 ___ B7 五、發明説明（3 ) 響，而提供該FET開關在資料列會給予那些列上的負載緩 和。然而，兩個設計都沒有提供該晶片組和該記憶體資料 間電氣隔絕。 在该时片組和該等1己憶體模組間製程的差異會增加該電 腦系統設計上額外的負擔。例如，設計在記憶體上的氧化 物足夠厚以提供電容器有良好的保持特性。厚的氧化物也 可使漏卷丄很低。然而’必須供給一個高電壓（在大約1 2 到1.8伏特的數量級）來建立在氧化物下方的導電途徑。在 另一方面，該晶片組（中央處理單元（CPU)或特殊應用積體 電路設計（ASIC))製程提倡提供更快的電晶體之較薄氧化 物。因此，该晶片組可以在一個更低的電壓下運作，典型 上少於1.0伏特。 本發明描述提供介於該晶片組和該記憶體資料間電氣隔 的方去和系統。该方法包括提供至少一個緩衝器在一介 於一個晶片組和複數個記憶體模組間的記憶體介面中。每 一個記憶體模組包括複數個記憶體列。該緩衝器允許該記 憶體介面分成第一和第二子介面。該第一子介面是介於該 該晶片組和該緩衝器之間。第二子介面是介於該緩衝器和 該記憶體模組間。該方法也包括交錯在該記憶體模組中的 該記憶體列的輸出，並且配置該至少一個緩衝器來適當地 閂住（latch)在該晶片組和該等記憶模組間傳送的資料。該 第一個和第二個子介面獨立地運作但彼此間同步。 缓衝提供連結到每個晶片組的電壓和介面與該等記憶體 模組的隔絕。該電壓的隔絕允許該晶片組在低操作電壓下 -6 -

539948 A7 B7 五、發明説明（4 ) 操作’實質地排除了該晶片組與一記憶體供應電壓共用一 個更高電壓的需求。該記憶體模組便可允許在它自己操作 上的目的適當電壓下操作。該電壓可以與在連接系統（晶 片組）的操作電壓獨立。 該介面的隔絕允許固有地更快的晶片組介面在更高倍數 的記憶體介面速率下執行。例如，該晶片組到資料緩衝器 介面可以在該緩衝器到記憶體介面的兩倍速率下執行。這 可以允許該晶片組在兩倍速率下操作並且以半數的資料匯 流排線或接腳存取該相同數量的資料。這提供了電腦系统 設计者更有彈性的使用範圍更廣的多種記憶體型式和特殊 電腦系統的介面。另外，藉由提供一個資料緩衝器在自己 的該記憶體模組上，該記憶體介面可以藉由提供一個從該 缓衝器到該記憶體模組間短而固定長度的一些短線（stub) 而簡化。在一些配置中，該記憶體緩衝器可以提供在與該 晶片組相同的主機板上。該電氣隔絕所提供的一個優點導 致該接腳數目的減少在圖1與圖2的設計比較中闡明。 在圖2該説明具體實施例200中，複數個資料緩衝器2〇6 配置在介於該晶片組202和該等記憶體模组2〇4間之該記憶 體介面以提供電氣隔絕。對該説明具體實施例中，一個多 重投落式（multidrop)匯流排線208提供介於該晶片組2〇2和 該許多資料緩衝器2〇6間的介面。在該晶片組2〇2和該等許 多資料缓衝器206間的介面可以先前相同的資料存取速率 和頻率（ω)執行，但只有先前技藝—半的接腳數⑻的設 計。介於該等資料緩衝器裏和該等記憶體模組綱間的介

539948 A7 B7 五、發明説明（5 ) 面仍有著數目2x的接腳來提供與以前相同的資料存取速 率。實際上，X經常選擇成16或32。再者，如所示，該晶 片組202被配置成只在該低電壓（1.0伏特）下運作。該等記 憶體模組204只在該高電壓（1.5伏特）下運作。 在圖2説明的具體實施例中，該資料緩衝器206提供在與 該記憶體模組204相同的記憶體板210中。然而，該資料緩 衝器206可以提供在包含該晶片組202的該主機板上。 圖3顯示依照本發明一個具體實施例類似圖2的資料緩 衝器206的一個資料緩衝器300的布置配置，該資料緩衝器 300包括3個部分302、304、306。第一個部分302是一個晶 片組輸入/輸出（I/O)部分，係配置來透過該多重投落式匯 流排208傳送資料到該晶片和從該晶片組接收資料。第一 部份的302與該晶片組在相同電壓下運作（<1.0伏特）。這 允許了介於該晶片組和該資料缓衝器300間介面的相容 性。第二部分304是一個核心資料路徑邏輯部分，其允許 緩衝介於該晶片組和該記憶體模組間的資料。第三部份 306是一個記憶體I/O埠，係配置來傳送資料到該記憶體模 組和從該記憶體模組接收資料。該第三部分在與記憶體模 組相同的標稱[nominal]的電壓下運作（介於1.2伏特和1.8伏 特之間）。 圖4顯示一個該記憶體介面的前視顯示該記憶體板402的 細部，並且強調到該資料緩衝器404的連結。在這個具體 實施例中，該記憶體介面的前視圖顯示該等記憶體模組 406與晶片組408隔絕。由於該位址和資料匯流排線的分隔 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 539948 A7 B7 五、發明説明（6 ) 如所示，可確定該接腳數的減少。在這個和其它具體實施 例的該等記憶體模組可以是任何記憶體型式。然而，尤其 是該記憶體模組可以是動態隨機存取記憶體（DRAM)，雙 倍資料速率（DDR)動態隨機存取記憶體，或四倍資料速率 (QDR)動態隨機存取記憶體。該四倍資料速率動態隨機存 取記憶體可以藉由提供一個4x接腳數在該第二個子介面達 成，其中該第二子介面係介於該緩衝器和該記憶體模組 間，並且以4倍於第二子介面的速率運作介於該緩衝器和 該晶片組間的第一個子介面。（請看圖2) 圖5顯示圖2的另一具體實施例500，包含記憶體模組 504、505的兩列502。在説明的具體實施例500中，該兩列 502是在該記憶體板506的相對側。然而，在其它的具體實 施例中，該兩列502可以被配置在該記憶板506的同一側。 在一些配置中，該等記憶體模組504，505中的該兩列 502可以被運作在一個交錯模式下而該資料緩衝器508使用 相同組接線。從該記憶體模組504來的該資料藉由以一個 接線或連接（wired-OR)配置連接該兩個記憶體模組504、 505的輸出而與來自該記憶模組505的資料交錯。該等輸出 可以藉由如圖5所示提供一個多重埠510在每個緩衝器上來 被交錯。從該兩個記憶體模組504，505來的資料接著循序 的被讀進一個資料緩衝器508中。在該資料緩衝區的控制 邏輯在交錯模式下可以協調從該等記憶體模組504，505來 的資料的傳送。因此，在這樣的配置下，該等記憶體模組 5〇4、505中的該兩列502係每個位元配置（bit-wise configured) 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 539948 A7 B7 五、發明説明（7 ) ，以倍增在該資料緩衝器上到該晶片組介面所需的位元數 目。 圖6顯示一種用以緩衝在該晶片组和記憶體模組多重列 間傳遞之資料的方法，其提供電壓和介面的隔絕。該方法 包括提供至少一個緩衝器在一個介於一個晶片組和在600 的記憶體模組中多列間的介面中。該緩衝器允許該記憶體 介面分成兩個介面。該第一個介面是介於該晶片組和該緩 衝器之間。該第二個介面介於該緩衝器和該等記憶體模組 中的多列之間。該等記憶體模組中的多列的輸出可以藉由 接線或連接（wire-OR； ing)在記憶體模組602中該多列的該輸 出被交錯。該緩衝器接著被配置來恰當地閂住在該晶片組 和該等記憶模組間傳送的資料。這允許該第一個和第二個 子介面獨立地運作但彼此間同步。 雖然己經説明並描述本發明特定的具體實施例，其它具 體實施例和變化是可能的。例如，雖然該圖式顯示，資料 緩衝器提供兩倍（例如，係數=2 )於特定數目的接腳數目 之記憶體存取速率，該係數可以是任何能夠增加資料存取 速率的可能數目。 所有這些都準備包含在下面的專利申請範圍中。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝

k

Claims (1)

1. 539948 A B c D

   第090123031號專利申請案 中文申請專利範圍替換本(92年3月） 申請專利範圍 •一種配置一介面於一晶片組及記憶體模組之間的方 法，其包含： &供至少一個的緩衝器在一介於一個晶片組和記憶 體模組間的記憶體介面中，每個記憶體模組包括數個 1己憶體行列，該至少一個的緩衝器允許該記憶體介面 被分成第一和第二子介面，其中該第一子介面係介於 孩晶片組和和該至少一個的緩衝器之間，並且第二個 子介面介於該至少一個的緩衝器和該等記憶體模組之 間； 父錯該等記憶體模組中的該數個記憶體列的輸出； 以及 配置該至少一個的緩衝器來恰當地閂住（latch)在該晶 片組和該等記憶模組間傳送的資料，使得該第一和第 二子介面獨立運作但彼此同步。 2·如申請專利範圍第1項的方法，其中提供至少一個的缓 衝器’使得該第一子介面在不同於第二子介面的電壓 標準下運作而搞離該第一與第二子介面。 3. 如申請專利範圍第2項的方法，其中該第一子介面的運 作電壓標準小於1.0伏特。 4. 如申請專利範圍第2項的方法，其中該第二子介面的運 作電壓標準是介於1 ·2伏特到1.8伏特之間。 5·如申請專利範圍第1項的方法，其中提供至少一個的缓 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂 線 A BCD 539948 六、申請專利範圍 衝裔使件該第一子介面在南於弟二子介面的頻率下運 作而隔離該第一和第二子介面。 6·如申請專利範圍第5項的方法，其中該第一子介面在兩 倍於第二子介面的頻率下運作。 7.如申請專利範圍第6項的方法，其中在該第一子介面的 資料列數目是在該第二子介面的資料列數目的一半。 8·如申請專利範圍第1項的方法，其中交錯該數個記憶體 列的輸出是藉由以一接線或連接（wired-OR)模式將該等 輸出連結在一起，並且循序地讀取資料到該至少一個 的緩衝器中所提供。 9.如申印專利範圍第1項的方法’其中交錯該數個記憶體 列的輸出是藉由含有至少兩個埠在每一個該至少一個 的緩衝器上，並且循序地讀取資料到該至少一個的緩 衝器中所提供。 10·如申請專利範圍第1項的方法，其中交錯該數個記憶體 列的輸出將該至少一個的緩衝器上所需位元數加倍。 11·如申請專利範圍第1項的方法，另外包含： 提供一個控制邏輯在該至少一個的緩衝器中，來協 調從該等複數個記憶體列在一個交錯模式來的資料的 傳輸。 12·如申請專利範圍第1項的方法，其中該等許多個記憶體 模組之每一個包括動態隨機存取記憶體(DRAM)。 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 539948

   3·如申w專利範圍第1項的方法，其中該等許多個記憶體 t莫組义每一個包括雙倍資料速率（DDR)動態隨機存取記 憶體。 K如申清專利範圍第1項的方法，其中該許多個記憶體模 組< 每一個包括四倍資料速率（QDR)動態隨機存取記憶 體。 b· —種配置一介面於一晶片組及記憶體模組之間的方 法，其包含： 隔絕一個介於一個晶片組和至少一個的記憶體模組 <間的記憶體介面，每一個記憶體模組包含複數個記 憶體列，其中該隔絕步驟將該記憶體介面劃分成第一 和第二個子介面； 叉錯該至少一個的記憶體模組中的該等複數個記憶 體列的輸出；以及 並且配置孩第一個和第二個子介面以傳送介於該晶 片組和該至少一個記憶體模組間的資料，使得該第一 和第二子介面獨立運作但彼此同步， 其中該第一和第二子介面在這樣的方式被配置，使 得該第一子介面在不同電壓標準並且在比第二子介面 更高的頻率下運作。 16·如申請專利範圍第15項的方法，其中隔絕一個記憶體 介面係藉由配置在介於該晶片組和該至少一個的記憶 -3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 539948

   體模組間的至少一個的緩衝器所提供。 17·如申請專利範圍第15項的方法，纟中該第一子介面的 運作電壓標準小於10伏特，並且該第二子介面的運作 乾壓:標準是介於1.2伏特和1 ·8伏特之間。 18·如申請專利範圍第15項的方法，其中該第一子介面運 作在兩倍於第二子介面的該頻率。 19. 如申請專利範圍第18項的方法，其中在該第一子介面 的資料列數目是在該第二子介面的資料列數目的一 半。 20. 一種提供一與記憶體模組成介面連接之晶片組之系 統，其包含： 一個晶片組； 至少一個包括數個記憶列的記憶體模組； 至少一個緩衝器，配置在該記憶體介面來劃分該記 憶體介面為第一和第二子介面， 至少一個緩衝器，配置在該記憶體介面來劃分該記 憶體介面為第一和第二子介面，其中該至少一個緩衝 器交錯該至少一個的記憶體模組中的該數個記憶體列 的輸出；並且其中該第一和第二子介面被配置使得該 第一子介面在不同電壓標準並且在比第二子介面更高 的頻率下運作。 21. 如申請專利範圍第2〇項的系統，其中該第一子介面的 -4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公董） 539948 8 8 8 8 A B c D

   1£充 々、申請專利範圍 運作電壓標準小於1.0伏特，並且該第二子介面的運作 電壓標準是介於1.2伏特和1.8伏特之間。 22. 如申請專利範圍第20項的系統，其中該第一子介面運 作在兩倍於第二子介面的頻率。 23. 如申請專利範圍第22項的系統，其中在該第一子介面 的資料列數目是在該第二子介面的資料列數目的一 半0 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)