JP2004013943A

JP2004013943A - 半導体装置におけるインタフェース回路

Info

Publication number: JP2004013943A
Application number: JP2002162229A
Authority: JP
Inventors: Susumu Hiramatsu; 平松　享
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-04
Filing date: 2002-06-04
Publication date: 2004-01-15

Abstract

【課題】アドレス・データ信号が分離信号および混在信号のいずれであっても、部品を追加することなくインタフェース仕様の変更に対処し得るインタフェース回路を提供する。
【解決手段】データ入出力線４２とアドレス入力線４１とを接続する信号取出線５１にアドレス信号のラッチ回路６１を設け、リードイネーブル入力線４３とライトイネーブル入力線４４とを接続する信号取出線５３にリード・ライトイネーブル信号を取り出して分離するインバータ６４を設けるとともに、各イネーブル信号を保持するラッチ回路６２，６３を設け、これら各ラッチ回路にて保持された信号および外部から入力された信号のいずれかを選択して上記各入力線に導くセレクタ３１〜３３を設けるとともに、切替用パット２６と電源入力端子１５とをボンディングワイヤ３０にて接続することにより、各セレクタに切替信号を出力するようにしたもの。
【選択図】　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置におけるインタフェース回路に関するものである。
【０００２】
【従来の技術】
一般に、コンピュータ装置におけるデータの入出力に係るインタフェースとしては、アドレス、データ、リードイネーブル（ＲＥ）およびライトイネーブル（ＷＥ）の各信号がそれぞれ分離された方式が用いられている。
【０００３】
これに対して、ＣＰＵ（演算処理手段）側のインタフェース仕様としては、アドレス、データ、リードイネーブルおよびライトイネーブルの各信号が分離されている分離信号方式と、アドレスとデータとの信号が、およびリードイネーブルとライトイネーブルとの信号が、それぞれ統合された混在信号方式とがある。
【０００４】
例えば、図３に示すように、分離信号方式のＣＰＵ１０１（１０１Ａ）を、メモリ装置１０２に接続する場合、ＣＰＵ１０１Ａ側のアドレス出力端子１１１、データ入出力端子１１２、リードイネーブル出力端子１１３およびライトイネーブル出力端子１１４が、メモリ装置１０２側のアドレス入力端子１２１、データ入出力端子１２２、リードイネーブル入力端子１２３およびライトイネーブル入力端子１２４にそれぞれ接続されていた。
【０００５】
一方、図４に示すように、混在信号方式のＣＰＵ１０１（１０１Ｂ）を、メモリ装置１０２に接続する場合、ＣＰＵ１０１Ｂ側のアドレス・データ入出力端子１３１より出力されるアドレス・データ混在信号から、アドレスストローブ出力端子１３２からのアドレスストローブ（アドレスＳＴＲ）信号によりアドレス信号だけを取り出し保持するラッチ回路１３３が設けられるとともに、リード・ライトイネーブル出力端子１３４より出力されるリード・ライトイネーブル混在信号からライトイネーブル信号を取り出して互いに分離するためのインバータ１３５が設けられていた。
【０００６】
【発明が解決しようとする課題】
しかし、上記従来のメモリ装置側のインタフェースによると、混在信号方式のＣＰＵに対応するためには、少なくともラッチ回路１３３およびインバータ１３５をメモリ装置１０２側に追加する必要があり、したがって製造コストが高くつくとともにメモリ装置１０２が大型化するという問題があった。
【０００７】
そこで、本発明は、インタフェース仕様が分離信号および混在信号のいずれであっても、部品を追加することなく対処し得る半導体装置におけるインタフェース回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体装置におけるインタフェース回路は、アドレス信号を入力するアドレス入力線と、外部との間でデータの受け渡しを行うデータ入出力線と、リードイネーブル信号を入力するリードイネーブル入力線と、ライトイネーブル信号を入力するライトイネーブル入力線とを備えた半導体装置のインタフェース回路であって、
上記データ入出力線とアドレス入力線とを接続する第１信号線の途中に設けられて当該データ入出力線に入力されたアドレス・データ混在信号からアドレス信号を取り出すアドレス用ラッチ回路と、上記リードイネーブル入力線およびライトイネーブル入力線のいずれか一方のイネーブル入力線と他方のイネーブル入力線とを接続する第２信号線の途中に設けられて当該一方のイネーブル入力線に入力されたリード・ライトイネーブル混在信号から一方のイネーブル信号を取り出す取出回路と、上記一方のイネーブル入力線側に入力されたイネーブル信号および上記取出回路にて取り出されたイネーブル信号をそれぞれ保持する第１および第２イネーブル用ラッチ回路と、上記各入力線に設けられて、上記各ラッチ回路で保持された信号および外部から入力された信号のいずれかを選択して当該各入力線に出力する選択回路と、これら各選択回路に切替信号を出力するための切替用端子部とを具備したものである。
【０００９】
また、請求項２に係る半導体装置におけるインタフェース回路は、請求項１に記載のインタフェース回路における各選択回路に、同一の信号線で切替信号を出力するようにしたものである。
【００１０】
また、請求項３に係る半導体装置におけるインタフェース回路は、請求項１または２に記載のインタフェース回路における電源入力端子と切替用端子部とを接続することにより、各選択回路に切替信号を出力するようにしたものである。
【００１１】
上記各インタフェース回路の構成によると、アドレス、データ、リードイネーブルおよびライトイネーブルの各信号が分離されているインタフェース仕様から、アドレス・データおよびリード・ライトイネーブルがそれぞれ混在されているインタフェース仕様に変更する場合に、切替用端子部に切替信号を出力するだけで、すなわち切替用端子部と電源入力端子とを接続するだけでよく、したがって半導体装置に、アドレス信号を取り出し保持するラッチ回路、イネーブル信号を取り出すためのインバータなどの回路を別途付加する場合に比べて、製造コストの低減化および半導体装置自体の大型化を防止し得る。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置におけるインタフェース回路を図１および図２に基づき説明する。
【００１３】
本実施の形態における半導体装置としては、図１に示すように、例えばコンピュータ装置におけるＣＰＵ（演算処理手段）１に接続されるメモリ装置、すなわちメモリ基板２として説明する。
【００１４】
この本発明に係るメモリ基板２は、ＣＰＵ１から出力されるアドレス信号とデータ信号とが、およびリードイネーブル信号とライトイネーブル信号とが、それぞれ分離された分離信号方式並びに統合された混在信号方式のいずれにも対処し得るように構成されている。
【００１５】
すなわち、このメモリ基板２のインタフェース回路３には、ＣＰＵ１からのアドレス信号を入力するためのアドレス入力端子１１と、ＣＰＵ１との間でデータの受け渡しを行うためのデータ入出力端子１２と、ＣＰＵ１からのリードイネーブル信号（読込み許可信号）を入力するリードイネーブル入力端子１３およびライトイネーブル信号（書込み許可信号）を入力するライトイネーブル入力端子１４と、電源入力端子１５とが設けられている。
【００１６】
また、このインタフェース回路３には、上記各端子１１〜１５に応じてプルダウン抵抗付きのアドレス入力パット２１、データ入出力パット２２、リードイネーブル入力パット２３、ライトイネーブル入力パット２４および電源入力パット２５が設けられるとともに、この電源入力パット２５に隣接した位置にＣＰＵ１の信号入出力形式に応じて、すなわちインタフェース仕様を変更するためのプルダウン抵抗付きの切替用パット（切替用端子部）２６が設けられており、これら各パット２１〜２６とそれに対応する各端子１１〜１５との内、所定の端子同士が、ＣＰＵ１の信号入出力形式に応じてボンディングワイヤ３０により接続状態または非接続状態となるようにされている。
【００１７】
すなわち、上記アドレス入力パット２１には途中に信号経路を切り替えるためのアドレス用セレクタ（選択回路）３１が設けられたアドレス入力線（アドレスバス）４１が接続され、データ入出力パット２２にはデータ入出力線（データバス）４２が接続され、リードイネーブル入力パット２３には途中にリードイネーブル用セレクタ（選択回路）３２が設けられたリードイネーブル入力線４３が接続され、ライトイネーブル入力パット２４には途中にライトイネーブル用セレクタ（選択回路）３３が設けられたライトイネーブル入力線４４が接続されている。なお、データ入出力線４２は、データ入力線４２ａとデータ出力線４２ｂとで構成されるとともに、データの入出力を制御するＩＯセル４２ｃが設けられている。
【００１８】
上記データ入出力線４２とアドレス用セレクタ３１との間にアドレス信号取出線（第１信号線）５１が設けられるとともにその途中にアドレス用ラッチ回路６１が設けられ、またリードイネーブル入力線４３とリードイネーブル用セレクタ３２との間にリードイネーブル信号取出線５２が設けられるとともにその途中にリードイネーブル用ラッチ回路（第１イネーブル用ラッチ回路）６２が設けられ、さらにリードイネーブル入力線４３とライトイネーブル用セレクタ３３との間にライトイネーブル信号取出線（第２信号線）５３が設けられるとともにその途中にライトイネーブル信号を取り出して分離するためのインバータ（取出回路の一例で、分離回路とも言える）６４およびライトイネーブル用ラッチ回路（第２イネーブル用ラッチ回路）６３が設けられている。なお、アドレス用ラッチ回路６１は、アドレス信号とデータ信号との混在信号からアドレス信号を取り出し保持する回路であり、またリードイネーブル用ラッチ回路６２およびライトイネーブル用ラッチ回路６３は、リードイネーブル信号およびライトイネーブル信号を保持する回路である。
【００１９】
また、上記ライトイネーブル入力線４４には作動信号取出線５４が接続されるとともにその他端側は各ラッチ回路６３，６２，６１の作動信号入力部にそれぞれ接続されており、さらに上記切替用パット２６には切替信号出力線５５が接続されるとともにその他端側は、各セレクタ３１〜３３の切替信号入力部にそれぞれ接続されている。
【００２０】
次に、上記メモリ基板２に、アドレス信号とデータ信号とを分離させて出力する分離信号方式のＣＰＵ１（１Ａ）を接続する場合について説明する。
このＣＰＵ１Ａには、図１に示すように、アドレス出力端子７１、データ入出力端子７２、リードイネーブル出力端子７３およびライトイネーブル出力端子７４が設けられており、この場合のメモリ基板２には、アドレス入力端子１１、データ入出力端子１２、リードイネーブル入力端子１３、ライトイネーブル入力端子１４および電源入力端子１５が設けられるとともに、これら各端子１１〜１５と、メモリ基板２におけるアドレス入力パット２１、データ入出力パット２２、リードイネーブル入力パット２３、ライトイネーブル入力パット２４および電源入力パット２５とが、ボンディングワイヤ３０にてそれぞれ接続される。なお、このメモリ基板２の組立工程では、電源入力端子１５と切替用パット２６とは接続されない。したがって、各信号線４１，４３，４４に設けられた各セレクタ３１〜３３については、選択のための切替動作が行われることはない。
【００２１】
この配線状態のメモリ基板２とＣＰＵ１Ａとを接続すると、アドレス出力端子７１からアドレス信号がアドレス入力端子１１に、データ入出力端子７２からデータ信号がデータ入出力端子１２に、リードイネーブル出力端子７３からリードイネーブル信号がリードイネーブル入力端子１３に、ライトイネーブル出力端子７４からライトイネーブル信号がライトイネーブル入力端子１４にそれぞれ入力される。すなわち、これらの信号は、入力線４１，４３，４４および入出力線４２を介して、そのままメモリ基板２の内部に入力されることになる。
【００２２】
詳しく説明すると、各セレクタ３１〜３３における出力を選択するための切替信号は切替用パット２６から入力されることになるが、この切替用パット２６がボンディングワイヤ３０によって電源入力端子１５と接続されていない場合には、切替用パット２６からはプルダウン抵抗によって論理ロー信号（ｌｏｗ）が出力される。
【００２３】
すなわち、各セレクタ３１〜３３に入力される切替信号が論理ロー（ｌｏｗ）の場合、各セレクタ３１〜３３から出力される信号は、それぞれ入力パット２１，２３，２４からの信号となり、したがってＣＰＵ１Ａの各出力端子７１〜７４から出力された信号がそのままメモリ基板２の内部に入力される。
【００２４】
次に、図２に示すように、アドレス信号とデータ信号とが、およびリードイネーブル信号とライトイネーブル信号とが、それぞれ統合された混在信号方式のＣＰＵ１（１Ｂ）に、メモリ基板２を接続する場合について説明する。
【００２５】
このＣＰＵ１Ｂには、アドレス信号とデータ信号との混在信号を出力するアドレス・データ入出力端子８１、リードイネーブル信号およびライトイネーブル信号との混在信号を出力するリード・ライトイネーブル出力端子８２およびアドレスストローブ（アドレスＳＴＲ）信号を出力するアドレスストローブ出力端子８３が設けられており、この場合のメモリ基板２には、データ入出力端子１２、リードイネーブル入力端子１３、ライトイネーブル入力端子１４および電源入力端子１５が設けられるとともに、これら各入力端子１２〜１５とメモリ基板２におけるデータ入出力パット２２、リードイネーブル入力パット２３、ライトイネーブル入力パット２４および電源入力パット２５とが、並びに電源入力端子１５と切替用パット２６とがそれぞれボンディングワイヤ３０にて接続される。
【００２６】
したがって、各信号線４１，４３，４４に設けられた各セレクタ３１〜３３に切替信号が入力されるため、各信号取出線５１〜５３からの信号が選択されることになる。この場合のメモリ基板２の組立工程では、アドレス入力端子１１は使用されないため、この部分における外部との接続ピンは設けられていない。すなわち、従来の場合では、アドレス信号を取り出すラッチ回路を外部に設けて（追加）いたため、アドレス信号用およびデータ信号用の外部との接続ピン数が多いパッケージを採用する必要があったが、このようなことはなく、経済的である。
【００２７】
この配線状態のメモリ基板２とＣＰＵ１Ｂとを接続すると、アドレス・データ入出力端子８１からのアドレス・データ信号がデータ入出力端子１２に、リード・ライトイネーブル出力端子８２からのリード・ライトイネーブル信号がリードイネーブル入力端子１３に、アドレスストローブ出力端子８３からのアドレスストローブ信号がライトイネーブル入力端子１４にそれぞれ入力される。
【００２８】
すなわち、切替用パット２６に電源入力端子１５からの電圧が印加されて論理ハイ信号（ｈｉｇｈ）になるため、各セレクタ３１〜３３に切替信号が入力されて、各ラッチ回路６１〜６３に保持されている信号がそれぞれに対応する各入力線４１，４３，４４に出力される。
【００２９】
したがって、各セレクタ３１〜３３が切り替えられている状態で、ＣＰＵ１Ｂからアドレスストローブ信号がメモリ基板２に入力されると、各ラッチ回路６１〜６３にて各信号が保持される。すなわち、アドレス・データ混在信号からアドレス信号がアドレス用ラッチ回路６１に保持されてデータの入力にタイミングが合わされて、アドレス信号線４１から基板内部に入力される。勿論、同じアドレスストローブ信号により、リード・ライトイネーブル混在信号からライトイネーブル信号がインバータ６４により取り出されてライトイネーブル用ラッチ回路６３に保持され、そしてライトイネーブル用セレクタ３３から他の信号に同期して基板内に出力される。同じくアドレスストローブ信号により、リードイネーブル信号がリードイネーブル用ラッチ回路６２に保持されてリードイネーブル用セレクタ３２から同期して基板内に出力される。正確に言えば、インバータ６４とストローブ信号とにより、最終的に、リードおよびライトイネーブル信号が作成されるている。なお、リード・ライトイネーブル混在信号からライトイネーブル信号を取り出し分離するインバータ６４によって、リードイネーブル用ラッチ回路３２とライトイネーブル用ラッチ回路３３に保持される信号は常に逆の値となるため、リードイネーブル信号とライトイネーブル信号とが同時に有効になることはない。
【００３０】
このように、メモリ基板２に、アドレス信号のラッチ回路６１並びにリードイネーブル信号およびライトイネーブル信号のラッチ回路６２，６３を設けるとともに、これらラッチ回路６１〜６３にて保持されたアドレス信号、リードイネーブル信号およびライトイネーブル信号を選択するためのセレクタを作動させる（切り替える）のに、メモリ基板２に設けられた電源入力端子１５と切替用パット２６とをボンディングワイヤ３０にて接続することにより行うようにしたので、従来のように、メモリ基板２の外部に、アドレス用ラッチ回路、イネーブル信号を取り出して分離するためのインバータなどの余分な部品を設ける必要がないため、安価な構成にて、異なるインタフェース仕様に対応し得るメモリ装置を提供することができる。また、メモリ基板２におけるアドレス入力パット（入力セル）２１に、切替用パット２６と同様に、プルダウン抵抗付きＩＯセルを使用することにより、ボンディングワイヤによるプルダウンを行う必要はない。
【００３１】
ところで、上記実施の形態においては、ＣＰＵ１Ｂからのリード・ライトイネーブル混在信号を、メモリ基板２のリードイネーブル入力線４３に入力するように説明したが、逆に、ライトイネーブル入力線側に取出回路としてインバータを設けておき、このライトイネーブル入力線４４側にリード・ライトイネーブル混在信号を入力してリードイネーブル信号を取り出して分離するようにしてもよい。
【００３２】
【発明の効果】
以上のように本発明の半導体装置におけるインタフェース回路の構成によると、アドレス、データ、リードイネーブルおよびライトイネーブルの各信号が分離されているインタフェース仕様から、アドレス・データおよびリード・ライトイネーブルがそれぞれ混在されているインタフェース仕様に変更する場合に、切替用端子部に切替信号を出力するだけで、すなわち切替用端子部と電源入力端子とを接続するだけでよく、したがって従来のように、半導体装置に、アドレス信号を取り出し保持するラッチ回路、イネーブル信号を取り出して分離するインバータなどの回路を付加する場合に比べて、製造コストの低減化および半導体装置自体の大型化を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るインタフェース回路の概略構成を示す回路図である。
【図２】同インタフェース回路の仕様が異なる場合の概略構成を示す回路図である。
【図３】従来例に係るインタフェース回路の概略構成を示す回路図である。
【図４】従来例に係るインタフェース回路の仕様が異なる場合の概略構成を示す回路図である。
【符号の説明】
１　　　ＣＰＵ
２　　　メモリ基板
３　　　インタフェース回路
１１　　　アドレス入力端子
１２　　　データ入出力端子
１３　　　リードイネーブル入力端子
１４　　　ライトイネーブル入力端子
１５　　　電源入力端子
２１　　　アドレス入力パット
２２　　　データ入出力パット
２６　　　切替用パット
３０　　　ボンディングワイヤ
３１　　　アドレス用セレクタ
３２　　　リードイネーブル用セレクタ
３３　　　ライトイネーブル用セレクタ
６１　　　アドレス用ラッチ回路
６２　　　リードイネーブル用ラッチ回路
６３　　　ライトイネーブル用ラッチ回路
６４　　　インバータ

Claims

アドレス信号を入力するアドレス入力線と、外部との間でデータの受け渡しを行うデータ入出力線と、リードイネーブル信号を入力するリードイネーブル入力線と、ライトイネーブル信号を入力するライトイネーブル入力線とを備えた半導体装置のインタフェース回路であって、
上記データ入出力線とアドレス入力線とを接続する第１信号線の途中に設けられて当該データ入出力線に入力されたアドレス・データ混在信号からアドレス信号を取り出すアドレス用ラッチ回路と、
上記リードイネーブル入力線およびライトイネーブル入力線のいずれか一方のイネーブル入力線と他方のイネーブル入力線とを接続する第２信号線の途中に設けられて当該一方のイネーブル入力線に入力されたリード・ライトイネーブル混在信号から一方のイネーブル信号を取り出す取出回路と、
上記一方のイネーブル入力線側に入力されたイネーブル信号および上記取出回路にて取り出されたイネーブル信号をそれぞれ保持する第１および第２イネーブル用ラッチ回路と、
上記各入力線に設けられて、上記各ラッチ回路で保持された信号および外部から入力された信号のいずれかを選択して当該各入力線に出力する選択回路と、
これら各選択回路に切替信号を出力するための切替用端子部とを具備したことを特徴とする半導体装置におけるインタフェース回路。
各選択回路に、同一の信号線で切替信号を出力するようにしたことを特徴とする請求項１に記載の半導体装置におけるインタフェース回路。
電源入力端子と切替用端子部とを接続することにより、各選択回路に切替信号を出力するようにしたことを特徴とする請求項１または２に記載の半導体装置におけるインタフェース回路。