-
Die
Erfindung betrifft ein Speichermodul mit wenigstens zwei Leiterplatten.
-
Computersysteme
umfassen häufig
einen oder mehrere integrierte Schaltungs(IC)-Chipsätze, welche über eine
Speicherschnittstelle mit Speichermodulen verbunden sind. Die Speicherschnittstelle ermöglicht eine
Kommunikation zwischen dem IC-Chipsatz, wie einer zentralen Prozessoreinheit (CPU),
und den Speichermodulen. Die Speicherschnittstelle kann Adressenbusleitungen,
Befehlssignalleitungen und Datenbusleitungen umfassen.
-
Anfänglich wurde
jedes Speichermodul aus einem einzelnen Substrat mit Speicherchips
auf einer oder beiden Seiten hergestellt. Der ansteigende Bedarf
an hoher Leistungsfähigkeit
und Kapazität
von Computern resultierte jedoch in einem Bedarf an größeren und
schnelleren Speichern. Um diesen Bedarf zu erfüllen, wurden einzelne Speichermodule
mit zwei oder mehr elektrisch verbundenen Substraten entwickelt,
die im Wesentlichen parallel zueinander montiert sind. Die Patentschrift
US 5.949.657 beschreibt
ein Beispiel dieses Typs von Speichermodul. Neben Speichermodulen
mit mehreren Substraten wurde die Speicherdichte durch Stapeln von
Speicherchips auf dem gleichen Substrat vergrößert. Die Patentschrift
US 6.487.102 beschreibt
ein Beispiel für
diese Chipstapeltechnik.
-
Mit
dem Ansteigen der Betriebsgeschwindigkeit und der Anzahl von Speichermodulen
und/oder Speicherchips, welche mit dem Chipsatz verbunden sind,
kann jedoch das Ansteigen der kapazitiven Last zu einer wesentlichen
Begrenzung der Größe und Geschwindigkeit
des Speichers führen.
Um diese kapazitiven Lasteffekte zu vermindern, wurden Speichermodule
mit einem Puffer oder Register entwickelt, um die Befehls- und Adressenleitungen
zu Puffern. Hierbei umfasst jedes Substrat des Moduls einen solchen
Puffer, um die kapazitiven Lasteffekte zu vermindern. In der besagten
Patentschrift
US 6.487.102 wird
ein Beispiel eines solchen Speichermoduls beschrieben, das gewöhnlich als
Registerspeichermodul bezeichnet wird.
-
Jüngere Fortschritte
bei Speichermodulen stellen vollständig gepufferte Speichermodule
zur Verfügung.
In einem vollständig
gepufferten Speichermodul sind die mit den Speicherchips verknüpften Befehls-
und Adressenleitungen von jedem Substrat wie in dem Registerspeichermodulen
gepuffert und ein weiterer Puffer auf jedem Substrat des Moduls
puffert die Datenleitungen. Von den vollständig gepufferten Speichermodulen
wird gesagt, dass bei ihnen das Speichermodul elektrisch vom Chipsatz getrennt
ist. In der Patentschrift
US
6.553.450 wird ein Beispiel eines vollständig gepufferten
Speichermoduls beschrieben.
-
In
der Patentschrift
US
6.222.739 B1 ist ein Speichermodul vom Stapeltyp mit zwei
Hilfsleiterplatten, auf denen jeweils mehrere Speicherchips angeordnet
sind, und einer zentralen Leiterplatte offenbart, die parallel zu
und zwischen den beiden Hilfsleiterplatten montiert ist. Die zentrale Leiterplatte
weist Steckverbinder und Chips auf, die verschiedene Funktionen übernehmen
und unter anderem über
die Steckverbinder mit den Speicherchips der Hilfsleiterplatte verbunden
sind.
-
Es
ist Aufgabe der Erfindung, ein neuartiges Speichermodul mit vorteilhafter
Pufferfunktionalität zur
Verfügung
zu stellen.
-
Die
Erfindung löst
diese Aufgabe durch ein Speichermodul mit den Merkmalen des Patentanspruchs
1.
-
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
-
In
einer erfindungsgemäßen Ausführungsform
wird ein vollständig
gepuffertes Speichermodul angegeben, bei welchem ein Puffer Daten
sowie Befehls- und Adressensignale für eine erste und eine zweite
Mehrzahl von Speicherchips puffert.
-
In
einer weiteren erfindungsgemäßen Ausführungsform
wird ein vollständig
gepuffertes Speichermodul angegeben, welches einen einzelnen Puffer
für das
gesamte Speichermodul benutzt, wodurch der Bedarf an einer Mehrzahl
von Puffern und an zugehörigen
Verbindungen reduziert wird.
-
Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
-
1 eine
schematische Seitenansicht eines erfindungsgemäßen Speichermoduls,
-
2 und 3 jeweils
eine perspektivische Ansicht des Speichermoduls aus 1,
-
4 eine
perspektivische Ansicht auf eine innere Fläche einer ersten Leiterplatte
und auf eine damit in Beziehung stehende innere Fläche einer zweiten
Leiterplatte des Speichermoduls aus 1,
-
5 eine
schematische Querschnittsansicht längs einer Linie V-V' von 4 zur
Veranschaulichung der physikalischen Struktur einer Verbindung eines
Puffers mit der ersten Leiterplatte und einer Verbindung zwischen
der ersten Leiterplatte und der zweiten Leiterplatte des Speichermoduls
aus 1 über
einen Verbinder und
-
6 eine
schematische Blockdiagrammdarstellung der elektrischen Verbindungen
zwischen den Komponenten des Speichermoduls aus 1.
-
1 zeigt
ein Ausführungsbeispiel
eines erfindungsgemäßen Speichermoduls.
Wie in 1 dargestellt, umfasst eine Leiterplatte 10 eine
zentrale Prozessoreinheit (CPU) 12 und eine Anzahl von Schlitzen
bzw. Steckplätzen 14.
Jeder Steckplatz 14 ist in der Lage, ein Speichermodul 20 aufzunehmen. Die
Leiterplatte 10 und die Steckplätze 14 stellen elektrische
Verbindungen zwischen der CPU 12 und den in den Steckplätzen eingesteckten
Speichermodulen 20 zur Verfügung.
-
Wie
aus 1 weiter ersichtlich ist, weist jeder Steckplatz 14 einen
aufnehmenden Verbindungsteil zur Aufnahme eines Steckverbindungsteils
des Speichermoduls 20 auf. Jedes Speichermodul 20 umfasst
eine erste Leiterplatte 30 und eine zweite Leiterplatte 50,
welche voneinander beabstandet angeordnet sind, aber elektrisch
und mechanisch miteinander verbunden sind. Die erste Leiterplatte 30 weist
eine äußere Fläche 32 und
eine innere Fläche 34 auf.
Die äußere Fläche 32 trägt wenigstens
einen Satz von Speicherchips 36, welcher eine erste Stufe bildet,
und einen Puffer 38. Die innere Fläche 34 der ersten
Leiterplatte 30 trägt
wenigstens einen Satz von Speicherchips 40, welcher eine
zweite Stufe bildet. Ein flexibler Verbinder 60 ist elektrisch
und mechanisch mit der inneren Fläche 34 der ersten
Leiterplatte 30 verbunden. Speziell ist ein Teil einer äußeren Fläche 64 des
Verbinders 60 mechanisch und elekt risch mit der ersten
Leiterplatte 30 verbunden. Eine innere Fläche 66 des
Verbinders 60 trägt
ein oder mehrere Register 70, die elektrisch mit ihr verbunden
sind.
-
Die
zweite Leiterplatte 50 weist eine äußere Fläche 52 und eine innere
Fläche 54 auf.
Die äußere Fläche 52 trägt einen
Satz von Speicherchips 56, welcher eine dritte Stufe bildet,
und die innere Fläche 54 trägt ebenfalls
einen Satz von Speicherchips 58, welcher eine vierte Stufe
bildet. Ein Teil des Verbinders 60 ist elektrisch und physikalisch
mit der inneren Fläche 54 der
zweiten Leiterplatte 50 verbunden. Ein Halterpaar 80 stellt
ebenfalls eine mechanische Verbindung zwischen der ersten und zweiten
Leiterplatte 30 und 50 zur Verfügung. Die
Halter 80 können
beispielsweise Stäbe
sein, die in Durchkontaktlöchern der
ersten und zweiten Leiterplatte 30 und 50 montiert
sind.
-
Wie
oben ausgeführt
ist, zeigt 1 eine Seitenansicht der mechanischen
Struktur des erfindungsgemäßen Speichermoduls. 2 zeigt
eine perspektivische Ansicht des Speichermoduls 20 aus 1 auf
die äußere Fläche 32 der
ersten Leiterplatte 30. 3 zeigt
eine andere perspektivische Ansicht des Speichermoduls 20 auf
die äußere Fläche 52 der
zweiten Leiterplatte 50. Als nächstes wird unter Bezugnahme
auf die 4 und 5 die physikalische
Struktur des Speichermoduls detaillierter beschrieben.
-
4 zeigt
eine Ansicht auf die innere Fläche 34 der
ersten Leiterplatte 30 und auf die mit ihr in Beziehung
stehende innere Fläche 54 der
zweiten Leiterplatte 50. Wie aus 4 ersichtlich
ist, umfasst der an der inneren Fläche 34 der ersten
Leiterplatte 30 befestigte Verbinder 60 einen
Laschenabschnitt 110, auf dem die Register 70 verbunden
sind. Der laschenfreie Teil des Verbinders 60 ist physikalisch durch
ein Klebemittel 112 mit der inneren Fläche der ersten Leiterplatte 30 verbunden.
-
Zudem
zeigt 4 das andere Ende des Verbinders 60,
das physikalisch mit der inneren Fläche 54 der zweiten
Leiterplatte 50 verbunden ist. Anschlüsse 76 des Verbinders 60 stellen
eine mechanische und eine elektrische Verbindung mit den Speicherchipsätzen 56 und 58 her.
Diese elektrischen Verbindungen werden nachfolgend unter Bezugnahme
auf 6 detaillierter beschrieben.
-
5 zeigt
die physikalische Struktur der Verbindung des Puffers 38 mit
der ersten Leiterplatte 30 und der Verbindung des Verbinders 60 mit
der ersten und zweiten Leiterplatte 30 und 50.
Insbesondere zeigt 5 einen nicht maßstäblich vergrößerten Querschnitt
des Speichermoduls 20 entlang der Linie V-V' aus 4.
Wie aus 5 ersichtlich ist, ist der Puffer 38 elektrisch
und physikalisch mit der ersten Leiterplatte 30 verbunden.
Der Puffer 38 umfasst ein Lotkugelgitterfeld (Ball-Grid-Array) 90,
das mit korrespondierenden Anschlussflächen 94 auf der äußeren Oberfläche 32 der
ersten Leiterplatte 30 verlötet ist. Die erste Leiterplatte 30 umfasst
nicht dargestellte Verbindungsleitungen, die passende der Anschlussflächen 94 elektrisch
mit den Speicherchipsätzen 36 und 40 verbinden.
Einige in 5 nicht dargestellte Verbindungsleitungen
können
in nicht dargestellten Durchkontaktlöchern angeordnet sein, um die
Verbindungsleitungen mit dem Speicherchipsatz 40 zu verbinden.
Andere der Anschlussflächen 94 sind elektrisch
mit Anschlüssen
eines Anschlussendes 100 der ersten Leiterplatte 30 verbunden.
Das Anschlussende 100 stellt eine elektrische Verbindung zum
Steckplatz 14 her, wenn das Speichermodul 20 in
den Steckplatz eingesteckt wird.
-
Wie
weiter aus 5 ersichtlich ist, sind weitere
Anschlussflächen 94 auf
der äußeren Fläche 32 elektrisch
mit Anschlussflächen 96 auf
der inneren Fläche 34 der
ersten Leiterplatte 30 verbunden. Insbesondere Verbindungselemente 98,
die in Durchkontaktlöchern
der ersten Leiterplatte 30 angeordnet sind, stellen diese
elektrische Verbindung her. Die Anschlussflächen 96 auf der inneren
Fläche 34 sind elektrisch
mit An schlussflächen 62 des
flexiblen Verbinders 60 verbunden. Die Anschlussflächen 96 und die
Anschlussflächen 62 sind
miteinander verlötet, um
eine elektrische und mechanische Verbindung zwischen der ersten
Leiterplatte 30 und dem flexiblen Verbinder 60 herzustellen.
Wie aus 5 ersichtlich ist, sind einige
der Verbindungsflächen 62 auf
der äußeren Fläche des
Verbinders 60 elektrisch mit Anschlussflächen 68 der
inneren Fläche 66 des
Verbinders 60 verbunden. Verbindungselemente 72,
die in Durchkontaktlöchern
des Verbinders 60 ausgebildet sind, stellen die elektrische
Verbindung zwischen den Anschlussflächen 62 und den Anschlussflächen 68 her.
-
Die
Register 70 sind elektrisch und mechanisch mit dem Verbinder 60 verbunden.
Die Register 70 weisen ein Ball-Grid-Array 74 auf,
das mit entsprechenden der Anschlussflächen 68 verlötet ist.
Entsprechend sind die Register 70 über den Verbinder 60 mit
dem Puffer 38 elektrisch verbunden.
-
Der
flexible Verbinder 60 stellt einen elektrisch leitenden
Pfad zwischen anderen der Verbindungsflächen 62 und Anschlüssen 76 am
Ende des Verbinders 60 in Bezug auf die erste Leiterplatte 30 her.
Die Anschlüsse 76 sind
elektrisch mit den Speicherchipsätzen 56 und 58 durch
nicht dargestellte Verbindungsleitungen verbunden und stellen die
mechanische Befestigung des Verbinders 60 mit der zweiten
Leiterplatte 50 durch elektrische Kontakte 114 zur
Verfügung.
Obwohl in 5 nicht dargestellt, sind die
Verbindungsleitungen auf der inneren Fläche 54 der zweiten
Leiterplatte 50 ausgebildet, sind aber auch in nicht dargestellten
Durchkontaktlöchern
der zweiten Leiterplatte 50 angeordnet, um eine elektrische
Verbindung mit dem Satz von Speicherchips 56 zur Verfügung zu
stellen. Entsprechend stellt die im Zusammenhang mit 5 oben
beschriebene physikalische Speichermodulstruktur die elektrischen
Verbindungen zur Verfügung,
die in 6 im Detail dargestellt sind.
-
6 zeigt
die elektrischen Verbindungen zwischen den oben beschriebenen Komponenten des
Speichermoduls aus 1. Wie aus 6 ersichtlich
ist, umfasst die erste Leiterplatte 30 eine erste und eine
zweite Stufe RC1 und RC2 von Speicherchips. Die zweite Leiterplatte 50 umfasst
eine dritte und eine vierte Stufe RC3 und RC4 von Speicherchips.
Die erste Stufe RC1 umfasst den Speicherchipsatz 36, der
in eine erste und zweite Hälfte 31a und 31b aufgeteilt
ist. Die zweite Stufe RC2 umfasst den Speicherchipsatz 40,
der in eine erste und zweite Hälfte 40a und 40b aufgeteilt
ist. Die dritte Stufe RC3 umfasst den Speicherchipsatz 58,
der in eine erste und zweite Hälfte 58a und 58b aufgeteilt
ist. Die vierte Stufe RC4 umfasst den Speicherchipsatz 56,
der in eine erste und zweite Hälfte 56a und 56b aufgeteilt ist.
-
Die
Stufen RC1 bis RC4 empfangen Befehls- und Adressensignale CA von
der CPU 12 und teilen sich einen Datenbus (DQ) 55 und
die CPU 12. Jeweils eine der vier Stufen RC1 bis RC4 wird
durch ein entsprechendes Stufensteuersignal RCs aktiviert und die
aktivierte Stufe kommuniziert Daten DQ über den Datenbus 55 mit
der CPU 12 basierend auf den Signalen CA. Die Signale von
der CPU 12 können
in zwei Arten von Signalen gruppiert sein, nämlich in die Befehls- und Adressensignale
CA und die Stufensteuersignale RCs. Die Signale CA werden den Stufen
RC1 bis RC4 gemeinsam zur Verfügung
gestellt und die Stufensteuersignale RCs sind Signale, welche jede
der Stufen separat steuern. Die Signale CA umfassen ein Signal RAS,
ein Signal CAS, Adressensignale usw., und die Stufensteuersignale
RCs umfassen beispielsweise Chipauswahlsignale CSs. Die Signale
CA, die Stufensteuersignale RCs und die Datensignale DQs werden
vom Puffer 38 gepuffert und den Stufen RC1 bis RC4 zur
Verfügung
gestellt. In 6 sind insbesondere die CA-Signale
CA1a, CA1b, CA2a und CA2b gepufferte Signale, die an die entsprechenden
Hälften 31a und 40a, 31b und 40b, 58a und 56a, 58b und 56b der
Speicherchipsätze
angelegt werden, und die Stufensteuersignale RC1, RC2, RC3 und RC4
sind gepufferte Signale, die jeweils an eine der Stufen RC1 bis
RC4 angelegt werden.
-
Zusätzlich zeigt 6,
dass das Register 70 die dritten und vierten Befehls- und
Adressensignale CA2a und CA2b und auch das dritte und vierte Stufensteuersignal
RC3 und RC4 puffert. Wie weiter aus 6 ersichtlich
ist, umfasst jede der Hälften 56a, 58a, 56b und 58b der
Speicherchipsätze 56 und 58 einen Überprüfungsbitchip 86a, 88a, 86b, 88b,
die mit je einer der Hälften 56a, 58a, 56b, 58b der
Speicherchipsätze 56 und 58 verknüpft sind.
Die Überprüfungsbitchips 86a, 88a, 86b und 88b empfangen
jeweils die gleichen Befehls- und Adressensignale CA der zugeordneten
Hälfte
der Speicherchipsätze 56 und 58 und
geben Überprüfungsbitdaten
ein oder aus. Die Überprüfungsbitchips 86a und 88a empfangen
beispielsweise Überprüfungsbitdaten
CB0 bis CB7, während
die Überprüfungsbitchips 86b und 88b Überprüfungsbitdaten
CB8 bis CB15 empfangen. Diese Überprüfungsbitdaten
werden als Teil der Datensignale DQ empfangen.
-
Wie
in 2 dargestellt ist, ist das Speichermodul 20 ein
vollständig
gepuffertes Speichermodul. in diesem Ausführungsbeispiel dient der einzelne Puffer 38 zum
Puffern der Datensignale und der Befehls- und Adressensignale für die Speicherchipsätze auf
der ersten und der zweiten Leiterplatte 30 und 50.