JP4695361B2 - 積層型メモリモジュールおよびメモリシステム - Google Patents
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Description
マザーボードと呼ばれる回路ボード10はCPU 12、および複数個のスロット14を具備する。各スロットはメモリモジュール20を装着できる。回路ボード10およびスロット14はCPU 12とメモリモジュール20とを電気的に連結する。
図4は、第1回路ボード30の内側面34と第2回路ボード50の内側面54間の連結構造を示す図である。第1回路ボード30の内側面34に連結されたコネクタ60はレジスタ70が装着されるタブ部110を具備する。
このような電気的連結は図6を参照してさらに詳細に説明される。
12 CPU
14 スロット
20 メモリモジュール
30 第1回路ボード
32 外側面
34 内側面
36、40 メモリチップ
38 バッファ
50 第2回路ボード
52 外側面
54 内側面
56,58 メモリチップ
60 フレキシブルコネクタ
64 外側面
66 内側面
70 レジスタ
80 締結装置
Claims (8)
- 内側面が相対向し、外側面が互いに反対方向を向いて配置される第1および第2回路ボードであって、前記第1回路ボードはメモリモジュールをマザーボードに連結する連結部分を具備し、前記第1回路ボードの内側面および外側面のうち少なくとも1つは第1の複数個のメモリチップを装着し、前記第2回路ボードの内側面および外側面のうち少なくとも1つは第2の複数個のメモリチップを装着する第1および第2回路ボードと、
前記第1回路ボードおよび前記第2回路ボードを電気的に連結する電気的コネクタと、
前記第1回路ボードに装着され、前記第1および第2の複数個のメモリチップのための信号をバッファリングするバッファと、を具備し、
前記バッファリングされた信号は、コマンドおよびアドレス信号であり、
前記電気的コネクタは、前記第2の複数個のメモリチップのために前記バッファから出力される前記コマンドおよび前記アドレス信号をバッファリングする少なくとも一つのレジスタを装着することを特徴とするメモリモジュール。 - 前記バッファリングされた信号は、
データをさらに具備することを特徴とする請求項1に記載のメモリモジュール。 - 前記バッファリングされた信号は、
チップ選択信号をさらに具備することを特徴とする請求項1に記載のメモリモジュール。 - 前記第1回路ボードの前記外側面は前記バッファを装着することを特徴とする請求項1に記載のメモリモジュール。
- 前記電気的コネクタは、
前記第1回路ボードの前記内側面および前記第2回路ボードの前記内側面に付着されることを特徴とする請求項1に記載のメモリモジュール。 - 前記レジスタは、
少なくとも一つが前記電気的コネクタの端部に電気的に連結されることを特徴とする請求項5に記載のメモリモジュール。 - 前記レジスタは前記バッファに電気的に連結され、
前記レジスタおよび前記バッファは前記第1回路ボードの対向する反対部分に装着されることを特徴とする請求項1に記載のメモリモジュール。 - 第1回路ボードと、
第2回路ボードと、
前記第1回路ボードに装着される第1の複数個のメモリチップと、
前記第2回路ボードに装着される第2の複数個のメモリチップと、
前記第1回路ボードおよび前記第2回路ボードを電気的に連結する電気的コネクタと、
前記第1および第2回路ボードのうち一つに装着され、前記電気的コネクタに電気的に連結され、前記第1および第2の複数個のメモリチップのための信号をバッファリングするバッファと、
前記第2の複数個のメモリチップのために前記バッファから出力されたコマンドおよびアドレス信号をバッファリングする前記バッファに電気的に連結されるレジスタと、を具備し、
前記レジスタおよび前記バッファは前記第1回路ボードの対向する反対部分に装着されることを具備することを特徴とするメモリモジュール。
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