CN1604227A - 存储器模块 - Google Patents

存储器模块 Download PDF

Info

Publication number
CN1604227A
CN1604227A CN 200410092129 CN200410092129A CN1604227A CN 1604227 A CN1604227 A CN 1604227A CN 200410092129 CN200410092129 CN 200410092129 CN 200410092129 A CN200410092129 A CN 200410092129A CN 1604227 A CN1604227 A CN 1604227A
Authority
CN
China
Prior art keywords
circuit board
memory module
register
impact damper
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 200410092129
Other languages
English (en)
Other versions
CN100557699C (zh
Inventor
苏秉世
赵正显
李政埈
李载浚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020030056012A external-priority patent/KR100585099B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1604227A publication Critical patent/CN1604227A/zh
Application granted granted Critical
Publication of CN100557699C publication Critical patent/CN100557699C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Combinations Of Printed Boards (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

在存储器模块中，在该存储器模块内至少两个电路板中的一个电路板上配置一个缓冲器。该缓冲器是用于为在存储器模块内至少两个电路板上的存储器芯片缓冲信号的。

Description

存储器模块
技术领域
本发明涉及一种存储器模块，更具体地说，涉及一种完全缓冲的存储器模块。
背景技术
计算机系统经常包含一个或多个集成电路(IC)芯片组，它们通过一个存储器接口连接到存储器模块。该存储器接口提供在IC芯片组(诸如中央处理单元(CPU))与存储器模块之间的通信。该存储器接口可以包括地址总线，指令信号线和数据总线。
最初，每一个存储器模块由一单个的基底构成，在基底的一侧或两侧上具有存储器芯片。然而，对高速计算机性能和容量的需求导致了对一个更大更快的存储器的需求。为了满足这种需求，开发了具有两个或多个彼此基本平行安装的电连接基底的单个存储器模块。美国专利No.5,949,657公开了这种存储器模块的一个实例。除了多个基底存储器模块以外，还通过在同一个基底上堆叠存储器芯片来增加存储器密度。美国专利No.6,487,102公开了这种芯片堆叠(stacking)技术的一个实例。
然而，随着连接到芯片组的存储器芯片和/或存储器模块的数量以及运行速度的增加，电容性负载的增加基本上限制了存储器数量和速度。为了降低这些电容性负载的影响，开发了具有一个缓冲器或寄存器来缓冲指令和地址线的存储器模块。在这里，模块的每一个基底包括一种用来降低电容性负载影响的缓冲器。美国专利No.6,487,102再一次提供通常称为寄存器存储器模块的一个实例。
存储器模块内更多最新的发展已经提供了完全缓冲的存储器模块。在一个完全缓冲的存储器模块中，如同在寄存器存储器模块中那样缓冲与每一个基底的存储器芯片有关的指令和地址线，而且该模块的每一个基底上的另外一个缓冲器缓冲数据线。据说完全缓冲的存储器模块将存储器模块与芯片组电隔离。美国专利No.6,553,450公开了一种完全缓冲的存储器模块的一个实例。
发明内容
按照本发明一个实施例所述的存储器模块包括互相对置的至少第一和第二电路板，因此第一和第二电路板具有面向对方的内表面和相距对方的外表面。至少第一电路板的内表面或外表面之一支持第一多个存储器芯片，而且至少第二电路板的内表面或外表面之一支持第二多个存储器芯片。一个电连接器电连接第二多个存储器芯片与第一电路板。在第一电路板的内表面和外表面之一上配置一个缓冲器，而且该缓冲器服务第一和第二多个存储器芯片。
例如，在一个实施例中提供一种完全缓冲的存储器模块，其中缓冲器缓冲用于第一和第二多个存储器芯片的数据以及指令和地址信号。
另外，在本发明的一个实施例中，提供一种对整个模块使用单个缓冲器的完全缓冲的存储器模块；因此降低对多个缓冲器以及对其连接的需要。
附图说明
根据这里以下所提供的详细描述和附图将更加充分地理解本发明，其中用相同的参考数字标记来表示相同的元件，而这些参考数字标记仅用作举例说明而不对本发明进行限制，其中：
图1举例说明根据本发明的存储器模块实施例的示例；
图2和3举例说明了图1中存储器模块的透视图；
图4举例说明了图1中存储器模块里第一电路板的内表面与第二电路板的内表面的关系图；以及
图5举例说明了在图1的存储器模块中缓冲器与第一电路板之间的连接的物理结构以及第一电路板与第二电路板之间的连接器的连接的物理结构；
图6举例说明了在图1中存储器模块的组件之间的电连接。
具体实施方式
图1举例说明了根据本发明的存储器模块实施例的示例。如所示，电路板10包括一个中央处理单元(CPU)12和多个槽14。每个槽都能够安装一个存储器模块20。电路板10和槽14提供CPU 12与槽14中所安装的存储器模块20之间的电连接。
如图1所示，每一个槽14提供一个凹形连接器(female connector)用于安装存储器模块20的凸形连接部分。每一个存储器模块20包括第一电路板30和第二电路板50，它们相互以特定距离间隔并存在电连接和机械连接。第一电路板30包括一个外表面32和一个内表面34。外表面32支持至少一组形成第一级(rank)的存储器芯片36和一个缓冲器38。第一电路板30的内表面34支持至少一组形成第二级的存储器芯片40。挠性连接器(flexibleconnector)60电地并机械地附着于第一电路板30的内表面34。即，连接器60的一部分外表面64机械连接并电连接到第一电路板30。连接器60的一个内表面66支持与其电连接的一个或多个寄存器70。
第二电路板50具有一个外表面52和一个内表面54。该外表面支持一组形成第三级的存储器芯片56，而且内表面54还支持一组形成第四级的存储器芯片58。一部分连接器60物理连接并电连接到第二电路板50的内表面54。一对固定器80还提供在第一和第二电路板30与50之间的机械连接。例如，固定器80是安装在第一和第二电路板30与50的通孔(vias)内的接线柱。
如上所述，图1提供按照本发明的存储器模块的机械结构的一个侧视图。图2举例说明从第一电路板30的外表面32方向的存储器模块20的透视图。图3举例说明从第二电路板50的外表面52方向的存储器模块20的第一透视图。
接下来，将参考图4-5对存储器模块的物理结构进行更详细的描述。
图4举例说明第一电路板30的内表面34与第二电路板50的内表面54的一个关系图。如同所示，附着于第一电路板30的内表面34上的连接器60包括一个在其上连接了寄存器70的突出部分110。此外，用粘着剂112将连接器60的非突出部分物理地附着于第一电路板30的内表面34。
图4还显示了物理地附着于第二电路板50的内表面54上的连接器60的末端。连接器60的端子76提供对该组存储器芯片56和58的机械连接和电连接。以下将参考图6更加详细地描述这些电连接。
图5举例说明了缓冲器38与第一电路板30之间连接的物理结构以及连接器60到第一和第二电路板30和50的连接的物理结构。具体地说，图5提供了存储器模块20沿图4所示V-V’横截面线的一个不按比例的放大截面图。如所示，缓冲器38电连接并物理连接到第一电路板30。缓冲器38包括一个球状栅格组合90，它焊接在第一电路板30的外表面32上的相应连接垫94。第一电路板30包括将一组存储器芯片36和40与一种合适的连接垫94进行电连接的导线(未显示)。同时在图5中没有显示，为了与一组存储器芯片40相连接而在通孔内(未显示)配置了一些导线(未显示)。其他的连接垫94电连接到第一电路板30末端100的端子。当存储器模块20被插入到槽14中时，末端100提供到槽14的电连接。
如同进一步在图5中所显示的，在外表面32上还有其他连接垫94电连接到第一电路板30的内表面34上的连接垫96。具体地说，在第一电路板30内的通孔里所形成的导体98形成该电连接。将内表面34上的连接垫96电连接到挠性连接器60的连接垫62。将连接垫96与连接垫62焊接在一起以形成第一电路板30和挠性连接器60之间的一个电连接和机械连接。如图5所示，将连接器60外表面上的一些连接垫62电连接到连接器60内表面66上的连接垫68。在穿过连接器60的通孔内形成的导体72提供在连接垫62与连接垫68之间的电连接。
将寄存器70电连接并机械连接到连接器60。寄存器70包括一个连接到各自的连接垫68的球状栅格组合74。另外，寄存器70经由连接器60电连接到缓冲器38。
挠性连接器60提供在其他连接垫62和相对于第一电路板30在连接器60末端处的端子76之间的一个电传导路径。用导线(未显示)将端子76电连接到一组存储器芯片56和58，而且端子76通过电触点114而在连接器60和第二电路板50之间提供机械连接。同时在图5中没有显示在第二电路板50的内表面54上形成导线，而且还在第二电路板50的通孔(未显示)内配置该导线以提供与该组存储器芯片56的一个电连接。因此，以上参照图5所讨论的存储器模块的物理结构提供如同在图6中描述的电连接。
图6举例说明在以上参照图1所描述的组件之间的电连接。如所示，第一电路板30具有存储器芯片的第一和第二级RC1和RC2。第二电路板50具有存储器芯片的第三和第四级RC3和RC4。第一级RC1包括被划分成第一和第二的二等分36a和36b的一组存储器芯片36。第二级RC2包括被划分成第一和第二的二等分40a和40b的一组存储器芯片40。第三级RC3包括被划分成第一和第二的二等分58a和58b的一组存储器芯片58。第四级RC4包括被划分成第一和第二的二等分56a和56b的一组存储器芯片56。级RC1-RC4接收来自CPU 12的指令和地址(CA)信号，它们彼此分享一个数据(DQ)总线55并与CPU 12分享一个数据(DQ)总线55。由各自的级控制信号RC激活4个级RC1-RC4中的一个级，而且该激活的级基于CA信号经由DQ总线55与CPU 12通讯数据DQ。可以将这些来自CPU 12的信号分组为两种信号，CA信号和级控制信号RC。通常将CA信号提供给级RC1-RC4，而且级控制信号RC是用来分别控制每一个级的信号。CA信号包括RAS、CAS、地址信号等，而且该级控制信号RC包括，例如，芯片选择信号CS。由缓冲器38对CA信号、级控制信号RC、和数据信号DQ进行缓冲，并且将它们提供给级RC1-RC4。具体地说，在图6中，CA信号CA1a、CA1b、CA2a和CA2b是提供给存储器芯片组的各自的二等分36a和40a，36b和40b，58a和56a，58b和56b的缓冲信号，而且级控制信号RC1、RC2、RC3和RC4是分别提供给每一个级RC1-RC4的缓冲信号。
图6另外显示了寄存器70缓冲第三和第四指令和地址信号CA2a和CA2b，而且还缓冲第三和第四级控制信号RC3和RC4。图6中还显示了存储器芯片组56和58的每一个二等分56a、58a、56b和58b包括与存储器芯片组56和58的每一个二等分56a、58a、56b、58b相关的一个校验位芯片86a、88a、86b、88b。每一个校验位芯片86a、88a、86b、88b接收相关二等分的存储器芯片组56和58的相同指令和地址信号CA以及输入或输出校验位数据。例如，校验位芯片86a和88a接收校验位数据CB0-CB7，与此同时校验位芯片86b和88接收校验位数据CB8-CB15。接收该校验位数据作为部分数据信号DQ。
如同图2所举例说明的，存储器模块20提供一个完全缓冲的存储器模块。在该实施例中，单个缓冲器38提供对第一和第二电路板30和50上存储器芯片组的数据信号和指令及地址信号的缓冲。
如此描述本发明，显而易见，相同的发明可以以多种方式改变。这种改变不认为是偏离了本发明的精神的范围，而且所有这些对本领域技术人员显而易见的修改将包含在本发明的范围之内。

Claims (16)

1.一种存储器模块，包括：
互相对置的至少第一第二电路板，以致于第一和第二电路板具有彼此面向对方的内表面和彼此相距对方的外表面，第一电路板包括用于将所述存储器模块连接到母板的连接部分；
第一电路板内表面或外表面中至少一个表面支持第一多个存储器芯片；
第二电路板内表面或外表面中至少一个表面支持第二多个存储器芯片；
电连接第一和第二电路板的电连接器；以及
安装在第一电路板上的缓冲器，该缓冲器用于缓冲第一和第二多个存储器芯片的信号。
2.根据权利要求1所述的存储器模块，其中该缓冲的信号包括指令和地址信号。
3.根据权利要求2所述的存储器模块，其中该缓冲的信号进一步包括数据信号。
4.根据权利要求2所述的存储器模块，其中该缓冲的信号进一步包括芯片选择信号。
5.根据权利要求2所述的存储器模块，其中该电连接器支持至少一个寄存器，该寄存器缓冲从用于第二多个存储器芯片的所述缓冲器输出的指令和地址信号。
6.根据权利要求1所述的存储器模块，其中第一电路板的外表面支持该缓冲器。
7.根据权利要求1所述的存储器模块，其中该电连接器附着于第一电路板的内表面和第二电路板的内表面。
8.根据权利要求7所述的存储器模块，其中至少一个寄存器电连接于电连接器的末端部分。
9.根据权利要求6所述的存储器模块，该寄存器缓冲从用于第二多个存储器芯片的所述缓冲器输出的指令和地址信号。
10.根据权利要求1所述的存储器模块，进一步包括：
电连接到所述缓冲器的一寄存器，该寄存器缓冲用于第二多个存储器芯片的指令和地址信号，并且该寄存器和缓冲器位于第一电路板的相对面。
11.一种存储器模块，包括：
第一电路板；
第二电路板；
安装在第一电路板上的第一多个存储器芯片；
安装在第二电路板上的第二多个存储器芯片；
电连接第一和第二电路板的电连接器；以及
安装在第一和第二电路板之一上的缓冲器，电连接到电连接器并缓冲用于第一和第二多个存储器芯片的信号。
12.根据权利要求11所述的存储器模块，进一步包括：
电连接到该缓冲器的一个寄存器，该寄存器缓冲用于第二多个存储器芯片的指令和地址信号，而且该寄存器和缓冲器位于第一电路板的相对面。
13.一种存储器结构，包括：
一堆栈存储器模块，具有多于一个支持存储器芯片的电路板，这些电路板相互电连接；以及
一配置在所述堆栈存储器模块的第一电路板上的缓冲器，该缓冲器缓冲用于在多于一个的电路板上的存储器芯片的信号。
14.根据权利要求13所述的存储器结构，进一步包括：
电连接到该缓冲器的一个寄存器，该寄存器缓冲用于第二多个存储器芯片的指令和地址信号，并且该寄存器和缓冲器位于第一电路板的相对面。
15.一种堆栈存储器模块，包括：
一个配置在存储器模块中至少两个电路板中的一个电路板上的缓冲器，该缓冲器缓冲用于存储器模块中至少两个电路板上的存储器芯片的信号。
16.根据权利要求15所述的堆栈存储器模块，进一步包括：
电连接到该缓冲器的一个寄存器，该寄存器缓冲用于第二多个存储器芯片的指令和地址信号，并且该寄存器和缓冲器位于至少两个电路板中的一个电路板的相对面。
CNB2004100921296A 2003-08-13 2004-08-13 存储器模块 Expired - Fee Related CN100557699C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1020030056012A KR100585099B1 (ko) 2003-08-13 2003-08-13 적층형 메모리 모듈 및 메모리 시스템.
KR56012/03 2003-08-13
KR56012/2003 2003-08-13
US10/853,353 US7072201B2 (en) 2003-08-13 2004-05-26 Memory module
US10/853,353 2004-05-26

Publications (2)

Publication Number Publication Date
CN1604227A true CN1604227A (zh) 2005-04-06
CN100557699C CN100557699C (zh) 2009-11-04

Family

ID=34228056

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100921296A Expired - Fee Related CN100557699C (zh) 2003-08-13 2004-08-13 存储器模块

Country Status (4)

Country Link
JP (1) JP4695361B2 (zh)
CN (1) CN100557699C (zh)
DE (1) DE102004039806B4 (zh)
TW (1) TWI252490B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103809674B (zh) * 2012-11-11 2017-06-23 北京忆恒创源科技有限公司 存储设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405949B2 (en) 2005-12-09 2008-07-29 Samsung Electronics Co., Ltd. Memory system having point-to-point (PTP) and point-to-two-point (PTTP) links between devices
DE102006051514B4 (de) * 2006-10-31 2010-01-21 Qimonda Ag Speichermodul und Verfahren zum Betreiben eines Speichermoduls
US7715200B2 (en) 2007-09-28 2010-05-11 Samsung Electronics Co., Ltd. Stacked semiconductor module, method of fabricating the same, and electronic system using the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000734A1 (fr) * 1997-06-27 1999-01-07 Hitachi, Ltd. Module memoire et systeme de traitement de donnees
US5949657A (en) * 1997-12-01 1999-09-07 Karabatsos; Chris Bottom or top jumpered foldable electronic assembly
US6222739B1 (en) * 1998-01-20 2001-04-24 Viking Components High-density computer module with stacked parallel-plane packaging
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
US6553450B1 (en) * 2000-09-18 2003-04-22 Intel Corporation Buffer to multiply memory interface
US6877079B2 (en) * 2001-03-06 2005-04-05 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
JP4094370B2 (ja) * 2002-07-31 2008-06-04 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103809674B (zh) * 2012-11-11 2017-06-23 北京忆恒创源科技有限公司 存储设备

Also Published As

Publication number Publication date
DE102004039806A1 (de) 2005-03-31
DE102004039806B4 (de) 2009-05-07
TWI252490B (en) 2006-04-01
TW200519958A (en) 2005-06-16
CN100557699C (zh) 2009-11-04
JP4695361B2 (ja) 2011-06-08
JP2005063448A (ja) 2005-03-10

Similar Documents

Publication Publication Date Title
US7072201B2 (en) Memory module
US5680342A (en) Memory module package with address bus buffering
US6487102B1 (en) Memory module having buffer for isolating stacked memory devices
CN1271533C (zh) 用于实现在存储器控制器和存储器模块之间的一个缓冲菊花链连接的装置
US6202110B1 (en) Memory cards with symmetrical pinout for back-to-back mounting in computer system
US6628538B2 (en) Memory module including module data wirings available as a memory access data bus
KR100332518B1 (ko) 회로 모듈
US6842347B2 (en) Data processing system and associated control chip and printed circuit board
US20020043718A1 (en) Sockets for module extension and memory system using same
US20110299316A1 (en) Memory module, method and memory system having the memory module
CN100339909C (zh) 集成电路存储设备
US7863091B2 (en) Planar array contact memory cards
US20170212848A1 (en) Method for Reduced Load Memory Module
CN116093088A (zh) 具有时钟信号分发的芯粒封装芯片
US20040260859A1 (en) Memory module with improved data bus performance
CN100557699C (zh) 存储器模块
US20040085795A1 (en) Memory module and memory configuration with stub-free signal lines and distributed capacitive loads
US20040201968A1 (en) Multi-bank memory module
CN1542839A (zh) 直接在电路板上安装的存储系统以及相关的方法
CN110780804A (zh) 存储器模块和数据处理系统
CN1185587C (zh) 电子设备和计算机系统
US11342698B2 (en) Layout method for backplane connector, backplane and electronic terminal
US11810852B2 (en) Module substrate for semiconductor module and semoconductor memory module
US20090141581A1 (en) Semiconductor Memory Arrangement and System

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091104

Termination date: 20150813

EXPY Termination of patent right or utility model