CN1542839A - 直接在电路板上安装的存储系统以及相关的方法 - Google Patents

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Abstract

本发明提供了一种解决由于传输线路影响而引起的信号恶化的改进的存储系统。所述改进的存储系统包括第一缓冲器，与所述第一缓冲器耦合的至少一个第一存储装置，以及多个信号迹线。所述第一缓冲器和存储装置被安装在母板上。同样地，所述多个信号迹线在所述母板上被布线。这样做除去了引起信号反射、并随之产生信号恶化的短线负载。

Description

直接在电路板上安装的存储系统 以及相关的方法
技术领域
本发明涉及一种直接在母板上安装的改进的存储系统以及相关的方法。
背景技术
大多数的计算机系统允许使用存储器模块进行存储器扩展。存储器模块—例如，单列直插式存储器模块(SIMM)和/或双列直插式存储器模块(DIMM)—是小型的、紧凑型的电路板，它被设计为容易地连接到被安装在主电路或者母板上的扩展插槽里。
图1和2是计算机系统100的存储器体系结构的图。参考图1和2，系统100包括由存储控制器104控制的多个存储器模块106。存储控制器104控制与存储器模块106有关的读和写操作。存储控制器104被安装在主或母板102上。存储控制器104的操作对于本领域中的技术人员是公知的，因此不再对其进一步讨论。
存储器模块106时常包括边缘连接器114，其包括多个接触垫116。接触垫116通常位于模块106的两侧。多个插座、例如插槽112被安装在母板102上。插槽112接受边缘连接器114，以便借此将母板102与存储器模块106电耦合。更具体来讲，插槽112将在母板102上布线的迹线(trace)与在存储器模块106上布线的迹线电耦合。
存储器模块106包括多个存储装置108。这些存储装置108例如是动态随机存取存储器(DRAM)或者同步动态随机存取存储器(SDRAM)。缓冲器110控制并且缓冲从存储控制器104接收的命令和地址(C/A)。所述多个存储装置108和C/A缓冲器110被安装在存储模块106上。
信号迹线被布线在母板102和模块106两者上。这些信号迹线可包括数据总线DQ、系统时钟信号CLK、和C/A总线。存储装置108和缓冲器110经由已经安装在母板102上的对应的插槽112，从控制器104那里接收信号。
在任何一种存储器体系结构中，维护地址、控制和时钟信号的信号完整性是很重要的。随着工作频率增加，由于传输线影响、包括信号反射，维护信号完整性变得更加困难。
在传输线理论中，母板102和模块106之间、经由插槽112的连接被称作短线负载(stub load)。短线负载带来传输的不连续性，其产生信号反射，并且最终对信号完整性产生不良影响。
参考图1-3，信号迹线302、例如数据总线DQ被布线在母板102上。信号迹线302经由插槽312与被布线在模块106上的信号迹线304电耦合。但是插槽312在信号迹线302和信号迹线304之间带来不连续性306。该不连续性306引起一部分信号反射而引入噪声、并且减少了时序裕度和电压窗口(voltage window)。
参考图4，存储器模块406中的短线电阻416减少了信号反射。短线电阻416改善了存储器读和写操作。随着短线电阻416的值增加而反射减少，跨越它两端的电压降增加而衰减了信号电压。衰减信号电压而使电压窗口减小。并且，短线电阻416可引起延迟信号的RC寄生负载。
因此，仍然需要一种能够解决现有存储系统的不足的存储系统。
附图说明
本发明的上述及其他目的、特征和有益效果将通过下面结合附图对一实施例的详细说明而变得更加容易理解。
图1是一存储系统的俯视图。
图2是图1中所示存储系统的侧视图。
图3是与图1中所示存储系统相关联的传输线路图。
图4是一存储系统的俯视图。
图5是根据本发明的存储系统的一实施例的俯视图。
图6是图5中所示存储系统的框图。
图7是根据本发明的存储系统的一实施例的侧视图。
图8是根据本发明的存储系统的一实施例的侧视图。
图9是根据本发明的存储系统的一实施例的俯视图。
图10是根据本发明的存储系统的一实施例的俯视图。
具体实施方式
图5是根据本发明的一存储系统的俯视图。图6是图5中所示存储系统的框图。参见图5和6，存储系统500包括存储控制器504，其控制多个存储器排(memory rank)516。存储控制器504控制与存储器排516有关的读和写操作。存储控制器504被安装在母板502上。存储控制器504的结构与操作对于本领域中的技术人员是公知的，不再进一步讨论。
所述多个存储器排516被直接安装在母板502上。也就是说，在系统100中不存在单独的存储模块106。
每一存储器排包括与缓冲器510耦合的多个存储装置508。所述存储装置508被直接安装在母板502上。例如每一存储装置508都是DRAM或者SDRAM。存储装置508的结构与操作对于本领域中的技术人员是公知的，不再进一步讨论。
缓冲器510控制并且缓冲从存储控制器504接收的命令和地址。缓冲器510可以是命令和地址缓冲器。缓冲器510被安装至所述母板502。缓冲器510可以包括反相器、驱动器等等，以允许使用从控制器504接收的命令和地址信号驱动所述多个存储装置508。所述缓冲器510的结构与操作对于本领域中的技术人员是公知的，不再进一步讨论。
信号迹线被布线在母板502上。这些信号迹线可以包括数据总线DQ、系统时钟信号CLK以及命令和地址总线C/A，如图5和6中所示。
系统500的操作如下所述。控制器产生经由被布线在母板502上的信号迹线传输到命令和地址缓冲器510的命令和地址信号。所述多个存储装置508从控制器504或者未在图5或图6中示出的母板上的其他电路系统那里接收数据信号DQ和系统时钟信号CLK，如果命令信号指示读操作，则存储装置508将响应于该系统时钟CLK提供从由地址信号指示的对应存储单元中读出的数据。如果命令信号指示写操作，则存储装置508将响应于系统时钟CLK将数据写入由地址信号指示的对应存储单元。
系统500通过去掉存储器模块而消除了引起信号反射的短线负载。如果没有存储器模块，则不需要引起传输线路不连续性的插槽。如果没有传输线路不连续性，则不会存在以我们在上文中所述的方式损害其完整性的信号反射。
图7是根据本发明的的存储系统700的侧视图。参见图7，系统700包括在上述参照图5和6讨论的多个存储器排516和控制器504。所述多个存储器排516和控制器504被安装在母板502上。
然而不同于系统500，该系统700包括存储模块716。存储模块716可以包括含有多个接触垫(没有示出)的边缘连接器714、多个存储装置(708)、模块板(706)、和C/A缓冲器(710)。接触垫通常位于板706的两侧。多个插座、例如插槽712被安装在母板502上。插槽712接受边缘连接器714，以便借此将母板502电耦合至存储器模块716。更具体来讲，插槽712将在母板502上布线的迹线与在模块板706上布线的迹线电气耦合，以致存储器模块716与母板502和控制器504耦合。
存储器模块716包括多个存储装置708。这些存储装置708例如是DRAM和SDRAM。缓冲器710控制并且缓冲从存储控制器504接收的命令和地址。所述多个存储装置708和缓冲器710被安装在模块板706上。
在一个实施例中，存储器模块716被置于离控制器504最远的地方。这样做，因为不存在与母板502上的信号迹线的分支点，所以除去了信号反射。也就是说，分支点使得信号沿着与从分支点散发出的点同样多的方向、例如两个或更多方向传输。可以由于分支点处的特性阻抗(ZO)的不匹配而发生不希望的信号反射。
控制器504和存储器模块716之间的信号通路从控制器504延伸到存储器708至存储器模块716。由于存储器708是被直接焊接至板706，所以在该点不存在信号分支，因此没有信号反射。另一方面，如果存储器模块716被置于控制器504和存储器排516之间，则连接器插槽必须位于模块迹线与产生短线或者分支的信号迹线之间。这一分支将产生信号反射。
图8是一种根据本发明的存储系统800的侧视图。系统800除了不是单一的存储器模块716之外、基本上类似于系统700，系统800可包括两个或更多存储器模块716。因为存在来自母板502的分支点，系统800可呈现出与图1中所示系统100相关联的一些不足。这一分支点可引起不希望的信号反射，这可对信号完整性产生不良影响。尽管如此，系统800仍通过在母板502上直接安装多个存储器排，将该信号恶化最小化。
图9是根据本发明的存储系统900的一个实施例的俯视图。系统900基本上类似于系统500，只是在每一存储器排516中增加了锁相环(PLL)520。PLL 520能够响应于系统时钟CLK产生第一时钟1stCLK。PLL 520将1stCLK提供给它的对应的存储装置508。通过添加PLL 520，系统900避免了不得不将系统时钟从存储控制器504单独地传递给每一存储装置508。在另一实施例中，PLL 520可以同样地被替换为延迟锁定环(DLL)，其与PLL 520类似地工作。也就是说，DLL能够响应于系统时钟CLK产生1stCLK，并且将该1stCLK提供给它的对应的存储装置508。
图10是根据本发明的存储系统1000的一个实施例的俯视图。该系统1000基本上类似于系统900，只是增加了存储器模块716。存储器模块716基本上如上述参照图7所描述的那样工作。存储器模块716包括能够响应于系统时钟CLK产生第一时钟1stCLK的PLL 720和模块板706。PLL 720将1stCLK信号提供给它在存储器模块716上对应的存储装置708。通过添加PLL720，系统1000避免了不得不将系统时钟从存储控制器504单独地传递给每一存储装置508、708。在另一实施例中，PLL 520、720可以同样地被替换为延迟锁定环(DLL)，其与PLL 520、720类似地工作。也就是说，DLL能够响应于系统时钟CLK产生1stCLK，并且将该1stCLK提供给它的对应的存储装置508、708。
在一个实施例中，至少一个第一存储装置708经由在母板上布线的第二命令和地址信号迹线，接收从命令和地址缓冲器输出的命令和地址信号。在一个实施例中，第一命令和地址信号迹线被设置为基本上与第二命令和地址信号迹线垂直。
已经举例说明和描述了本发明的原理，对于本领域的技术人员来讲，应该容易地了解在不背离这样的原理的情况下可以对本发明的配置和细节作出修改。在本发明的权利要求的精神和范围内所作的所有的修改均属于本发明的范围。

Claims (42)

1.一种存储系统，包括：
被安装在母板上的第一缓冲器；
与所述第一缓冲器耦合的并且被安装至所述母板的至少一个第一存储装置；以及
在母板上被布线至所述第一缓冲器和所述至少一个第一存储装置的多个信号迹线。
2.如权利要求1所述的存储系统，其中所述第一缓冲器是能够使用地址和命令信号驱动所述至少一个第一存储装置的命令和地址缓冲器。
3.如权利要求2所述的存储系统，其中所述命令和地址缓冲器经由在所述母板上被布线的第一命令和地址信号迹线接收命令和地址信号。
4.如权利要求3所述的存储系统，其中所述至少一个第一存储装置经由在所述母板上布线的第二命令和地址信号迹线，接收从所述命令和地址缓冲器输出的命令和地址信号；以及
其中所述第一命令和地址信号迹线被设置为基本上与所述第二命令和地址信号迹线垂直。
5.如权利要求1所述的存储系统，其中所述至少一个第一存储装置是DRAM和SDRAM中的一种。
6.如权利要求1所述的存储系统，其中所述至少一个第一存储装置经由在母板上布线的对应的数据和时钟信号迹线接收数据信号和时钟信号。
7.如权利要求1所述的存储系统，包含至少一个经由安装在所述母板上的插槽与存储控制器电耦合的存储器模块。
8.如权利要求7所述的存储系统，其中所述至少一个存储器模块包括：
被安装在所述至少一个存储器模块的模块板上的第二缓冲器；以及
被安装在所述至少一个存储器模块的模块板上的并且与所述第二缓冲器耦合的至少一个第二存储装置。
9.如权利要求8所述的存储系统，其中所述至少一个第二存储装置是DRAM和SDRAM中的一种。
10.如权利要求7所述的存储系统，其中所述至少一个存储器模块被置于比至少一个第一存储装置离母板上的所述存储控制器更远的地方。
11.如权利要求1所述的存储系统，包含被安装在母板上并且能够响应于第一时钟迹线上的系统时钟信号产生第二时钟迹线上的第一时钟信号的锁相环，其中所述至少一个第一存储装置与所述第一时钟信号同步。
12.如权利要求1所述的存储系统，包含被安装在所述母板上并且能够响应于第一时钟迹线上的系统时钟信号产生第二时钟迹线上的第一时钟信号的延迟锁定环，其中所述至少一个第一存储装置与所述第一时钟信号同步地工作。
13.如权利要求11所述的存储系统，其中用于所述系统时钟信号的所述第一时钟迹线被置为基本上与用于所述第一时钟信号的所述第二时钟迹线垂直。
14.如权利要求12所述的存储系统，其中用于所述系统时钟信号的所述第一时钟迹线被置为基本上与用于所述第一时钟信号的所述第二时钟迹线垂直。
15.一种存储系统，包括：
被直接安装在母板上的至少一个存储器排；以及
在所述母板上布线至所述至少一个存储器排的多个信号迹线。
16.如权利要求15所述的存储系统，其中所述至少一个存储器排包括：
至少一个第一存储装置；以及
能够经由在所述母板上布线的对应信号迹线将地址和命令信号驱动至所述至少一个第一存储装置的第一缓冲器。
17.如权利要求16所述的存储系统，其中所述至少一个第一缓冲器经由在所述母板上布线的第一命令和地址信号迹线接收命令和地址信号。
18.如权利要求17所述的存储系统，其中所述至少一个第一存储装置经由在所述母板上布线的第二命令和地址信号迹线，接收从所述至少一个第一缓冲器输出的命令和地址信号；以及
其中所述第一命令和地址信号迹线被置为基本上与所述第二命令和地址信号迹线垂直。
19.如权利要求17所述的存储系统，其中所述至少一个第一存储装置经由在母板上布线的对应的数据和时钟信号迹线接收数据信号和时钟信号。
20.如权利要求17所述的存储系统，其中所述至少一个第一存储装置是DRAM和SDRAM中的一种。
21.如权利要求20所述的存储系统，包含能够响应于第一时钟迹线上的系统时钟信号产生第二时钟迹线上的第一时钟信号的锁相环，其中所述至少一个第一存储装置与所述第一时钟信号同步地工作。
22.如权利要求20所述的存储系统，包含能够响应于第一时钟迹线上的系统时钟信号产生第二时钟迹线上的第一时钟信号的延迟锁定环，其中所述至少一个第一存储装置与所述第一时钟信号同步地工作。
23.如权利要求21所述的存储系统，其中用于所述系统时钟信号的所述第一时钟迹线置为基本上与用于所述第一时钟信号的所述第二时钟迹线垂直。
24.如权利要求22所述的存储系统，其中用于所述系统时钟信号的所述第一时钟迹线置为基本上与用于所述第一时钟信号的所述第二时钟迹线垂直。
25.如权利要求18所述的存储系统包括：
存储器模块；以及
被安装在所述母板上并且能够接受所述存储器模块的插座。
26.如权利要求25所述的存储系统，其中所述存储器模块包括：
被安装在所述存储器模块的模块板上的多个第二存储装置；以及
被安装在所述存储器模块的模块板上的并且能够驱动所述多个第二存储装置的第二缓冲器。
27.如权利要求25所述的存储系统，包含能够响应于系统时钟产生第一时钟的锁相环，其中所述多个第二存储装置与所述第一时钟同步地工作。
28.如权利要求25所述的存储系统，包含能够响应于系统时钟产生第一时钟的延迟锁定环，其中所述多个第二存储装置与所述第一时钟信号同步地工作。
29.如权利要求25所述的存储系统，其中所述插座置于比所述至少一个第一存储装置离母板上的一存储控制器更远的地方。
30.一种方法包括：
在母板上安装多个第一存储装置；以及
安装能够使用对应的命令和地址信号驱动所述母板上的所述多个第一存储装置的第一命令和地址缓冲器。
31.如权利要求30所述的方法包括在所述母板上，从所述缓冲器至所述存储装置对用于所述命令和地址信号的第一信号迹线进行布线。
32.如权利要求31所述的方法，包括从安装在所述母板上的存储控制器到所述第一命令和地址缓冲器对用于所述命令和地址信号的第二信号迹线进行布线，其中所述第一信号迹线基本上与所述第二信号迹线垂直。
33.如权利要求31所述的方法，包括在所述母板上安装锁相环，所述锁相环能够响应于所述系统时钟产生第一时钟。
34.如权利要求31所述的方法，包括在所述母板上安装延迟锁定环，所述延迟锁定环能够响应于所述系统时钟产生第一时钟。
35.如权利要求31所述的方法，包括经由被安装在所述母板上的插座、将存储器模块与在所述母板上安装的存储控制器电耦合。
36.如权利要求31所述的方法包括：
在存储器模块的模块板上安装第二存储装置；以及
在所述模块板上安装第二命令和地址缓冲器，其中所述模块板与存储控制器经由安装在所述母板上的插槽耦合。
37.如权利要求36所述的方法，包括在所述母板上安装锁相环，所述锁相环能够响应于所述系统时钟产生第一时钟。
38.如权利要求37所述的方法，包括在所述母板上安装延迟锁定环，所述延迟锁定环能够响应于所述系统时钟产生第一时钟。
39.一种存储系统，包括：
被直接安装在母板上并且产生多个命令和地址信号的存储控制器；
被直接安装在所述母板上并且接收所述命令和地址信号的第一缓冲器；
与所述第一缓冲器耦合的并且被直接安装至所述母板的至少一个第一存储装置；以及
在母板上被布线至所述第一缓冲器和所述至少一个第一存储装置的多个信号迹线。
40.一种存储系统，包括：
被直接安装在母板上并且产生多个命令和地址信号的存储控制器；
被直接安装在所述母板上并且接收所述命令和地址信号的第一缓冲器；
与所述第一缓冲器耦合的并且被直接安装至所述母板的至少一个第一存储装置；
包括被安装在模块板上并且接收命令和地址信号的第二缓冲器的至少一个存储器模块，以及与所述第二缓冲器耦合的至少一个第二存储装置，所述至少一个第二存储装置被安装在比所述至少一个第一存储装置离所述存储控制器更远的位置；
在母板上被布线至所述第一缓冲器和所述至少一个第一存储装置的多个第一信号迹线，以及
在所述模块板上被布线至所述第二缓冲器和所述至少一个第二存储装置的多个第二信号迹线。
41.一种存储系统，包括：
被直接安装在母板上并且产生多个命令和地址信号的存储控制器；
被直接安装在所述母板上并且接收所述命令和地址信号的第一缓冲器；
被直接安装在所述母板上并且接收时钟信号的锁相环；
与所述第一缓冲器耦合的并且被直接安装至所述母板的至少一个第一存储装置；以及
在母板上被布线至所述第一缓冲器和所述至少一个第一存储装置的多个信号迹线；
其中所述第一存储装置与从所述锁相环输出的内部时钟信号同步。
42.一种存储系统，包括：
被直接安装在母板上并且产生多个命令和地址信号的存储控制器；
被直接安装在所述母板上并且接收所述命令和地址信号的第一缓冲器；
被直接安装在所述母板上并且接收时钟信号的第一锁相环；
与所述第一缓冲器耦合的并且被直接安装至所述母板的至少一个第一存储装置；
包括被安装在模块板上并且接收命令和地址信号的第二缓冲器的至少一个存储器模块，以及与所述第二缓冲器耦合的至少一个第二存储装置，所述至少一个第二存储装置被安装在比所述至少一个第一存储装置离所述存储控制器更远的位置。
被安装在所述模块板上并且接收所述时钟信号的第二锁相环；
在母板上被布线至所述第一缓冲器和所述至少一个第一存储装置的多个第一信号迹线，以及
在所述模块板上被布线至所述第二缓冲器和所述至少一个第二存储装置的多个第二信号迹线；
其中所述第一存储装置与从所述第一锁相环输出的第一内部时钟信号同步工作，所述第二存储装置与从所述第二锁相环输出的第二内部时钟信号同步工作。
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