JPH08305629A - メモリ・アクセス制御装置及びメモリ・アクセス制御方法、コンピュータ・システム - Google Patents
メモリ・アクセス制御装置及びメモリ・アクセス制御方法、コンピュータ・システムInfo
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- JPH08305629A JPH08305629A JP7101059A JP10105995A JPH08305629A JP H08305629 A JPH08305629 A JP H08305629A JP 7101059 A JP7101059 A JP 7101059A JP 10105995 A JP10105995 A JP 10105995A JP H08305629 A JPH08305629 A JP H08305629A
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
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- G06F12/02—Addressing or allocation; Relocation
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- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
(57)【要約】 （修正有）
【目的】 記憶容量やメモリ・チップの配列が異なる多
種類の増設メモリ（ＤＩＭＭカード）を装着しても、メ
モリ・コントローラの各出力信号線（ＲＡＳ，ＣＡＳ，
ＷＥ，ＭＡ）の信号波形やタイミングを動的に補償でき
る。 【構成】 標準メモリの他に増設メモリを装着可能なコ
ンピュータ・システムに用いられ、１以上の信号線によ
って該メモリへのアクセスを制御するためのメモリ・ア
クセス制御装置において、装着された増設メモリの識別
データを読み取るための識別手段と、識別データに基づ
いて各信号線の最適な出力電流値を判別する判別手段
と、判別結果に基づいて各信号線の出力電流を調整する
手段とをさらに具備するメモリ・アクセス制御装置であ
る。
種類の増設メモリ（ＤＩＭＭカード）を装着しても、メ
モリ・コントローラの各出力信号線（ＲＡＳ，ＣＡＳ，
ＷＥ，ＭＡ）の信号波形やタイミングを動的に補償でき
る。 【構成】 標準メモリの他に増設メモリを装着可能なコ
ンピュータ・システムに用いられ、１以上の信号線によ
って該メモリへのアクセスを制御するためのメモリ・ア
クセス制御装置において、装着された増設メモリの識別
データを読み取るための識別手段と、識別データに基づ
いて各信号線の最適な出力電流値を判別する判別手段
と、判別結果に基づいて各信号線の出力電流を調整する
手段とをさらに具備するメモリ・アクセス制御装置であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、標準メモリの他に増設
メモリを装着可能なコンピュータ・システムの中で用い
られて該メモリへのアクセスを制御するためのメモリ・
アクセス制御装置及びメモリ・アクセス制御方法に係
り、特に、メモリ・アクセスを制御するためのメモリ・
バスの各信号線の動作特性を好適に補償するメモリ・ア
クセス制御装置及びメモリ・アクセス制御方法に関す
る。更に詳しくは、本発明は、記憶容量やメモリ・チッ
プの配列が異なる多種類の増設メモリを装着しても、メ
モリ・バスの各信号線の動作特性を動的に補償できるメ
モリ・アクセス制御装置及びメモリ・アクセス制御方法
に関する。
メモリを装着可能なコンピュータ・システムの中で用い
られて該メモリへのアクセスを制御するためのメモリ・
アクセス制御装置及びメモリ・アクセス制御方法に係
り、特に、メモリ・アクセスを制御するためのメモリ・
バスの各信号線の動作特性を好適に補償するメモリ・ア
クセス制御装置及びメモリ・アクセス制御方法に関す
る。更に詳しくは、本発明は、記憶容量やメモリ・チッ
プの配列が異なる多種類の増設メモリを装着しても、メ
モリ・バスの各信号線の動作特性を動的に補償できるメ
モリ・アクセス制御装置及びメモリ・アクセス制御方法
に関する。
【０００２】
【従来の技術】昨今の技術革新に伴い、デスクトップ
型、ノートブック型など各種パーソナル・コンピュータ
が開発され市販されている。
型、ノートブック型など各種パーソナル・コンピュータ
が開発され市販されている。
【０００３】パーソナル・コンピュータ（以下、「Ｐ
Ｃ」という）が、ＣＰＵの他に、メイン・メモリ、ＲＯ
Ｍ、メモリ・コントローラ、ＤＭＡコントローラなど多
数のデバイスで構成されている、ということは既に広く
知られている。ＣＰＵとデバイスとの間は、アドレス信
号線、データ信号線、コントロール信号線などからなる
共通信号伝送路（いわゆる「バス」）で連絡しており、
ＣＰＵや各デバイスは信号線にロー／ハイ・レベルの組
合せで構成される信号を交換することによって意思を伝
達できるようになっている。ＣＰＵは、オペレーティン
グ・システム（ＯＳ）の制御下で各種アプリケーション
を実行するためのものである。また、メイン・メモリ
は、読み書き可能な記憶装置であり、オペレーティング
・システムやアプリケーションをロードするための領域
として、あるいはＣＰＵがタスクを実行するための作業
領域として使われるようになっている。メイン・メモリ
には、ＳＲＡＭ（Static Random Access Memory）に比
しアクセス速度は劣るが、大容量を低コストで製造でき
るＤＲＡＭ（Dynamic Random Access Memory）が用いら
れるのが一般的である。
Ｃ」という）が、ＣＰＵの他に、メイン・メモリ、ＲＯ
Ｍ、メモリ・コントローラ、ＤＭＡコントローラなど多
数のデバイスで構成されている、ということは既に広く
知られている。ＣＰＵとデバイスとの間は、アドレス信
号線、データ信号線、コントロール信号線などからなる
共通信号伝送路（いわゆる「バス」）で連絡しており、
ＣＰＵや各デバイスは信号線にロー／ハイ・レベルの組
合せで構成される信号を交換することによって意思を伝
達できるようになっている。ＣＰＵは、オペレーティン
グ・システム（ＯＳ）の制御下で各種アプリケーション
を実行するためのものである。また、メイン・メモリ
は、読み書き可能な記憶装置であり、オペレーティング
・システムやアプリケーションをロードするための領域
として、あるいはＣＰＵがタスクを実行するための作業
領域として使われるようになっている。メイン・メモリ
には、ＳＲＡＭ（Static Random Access Memory）に比
しアクセス速度は劣るが、大容量を低コストで製造でき
るＤＲＡＭ（Dynamic Random Access Memory）が用いら
れるのが一般的である。
【０００４】ＰＣに標準装備されるメイン・メモリの記
憶容量は、例えば４ＭＢ若しくは８ＭＢ程度である。し
かし、メモリの記憶容量はシステムの実行速度に大きく
影響することや、大規模なアプリケーションやグラフィ
ックスを利用可能にすることなどの理由により、標準メ
モリ以上の記憶容量が必要な場合が多い。そこで、最近
のＰＣは、メモリの増設を許す構造になっているものが
多い。いわゆるＳＩＭＭ（Single Inline Memory Modul
e）やＤＩＭＭ（Dual Inline Memory Module）は増設メ
モリの代表例であり、略長方形のプリント基板上に複数
のＤＲＡＭチップを並べて構成されるメモリ・カードで
ある。ＰＣは、メイン・ボード上にＤＩＭＭやＳＩＭＭ
のカード・エッジ端子を収容するためのスロットを用意
しており、必要に応じて挿脱できるようになっている。
ＤＩＭＭは、２ＭＢ（１バンク），４ＭＢ（１バンク／
２バンク），８ＭＢ（１バンク／２バンク），１６ＭＢ
（１バンク／２バンク），及び３２ＭＢ（２バンク）の
複数種類のタイプが既に市販されている。
憶容量は、例えば４ＭＢ若しくは８ＭＢ程度である。し
かし、メモリの記憶容量はシステムの実行速度に大きく
影響することや、大規模なアプリケーションやグラフィ
ックスを利用可能にすることなどの理由により、標準メ
モリ以上の記憶容量が必要な場合が多い。そこで、最近
のＰＣは、メモリの増設を許す構造になっているものが
多い。いわゆるＳＩＭＭ（Single Inline Memory Modul
e）やＤＩＭＭ（Dual Inline Memory Module）は増設メ
モリの代表例であり、略長方形のプリント基板上に複数
のＤＲＡＭチップを並べて構成されるメモリ・カードで
ある。ＰＣは、メイン・ボード上にＤＩＭＭやＳＩＭＭ
のカード・エッジ端子を収容するためのスロットを用意
しており、必要に応じて挿脱できるようになっている。
ＤＩＭＭは、２ＭＢ（１バンク），４ＭＢ（１バンク／
２バンク），８ＭＢ（１バンク／２バンク），１６ＭＢ
（１バンク／２バンク），及び３２ＭＢ（２バンク）の
複数種類のタイプが既に市販されている。
【０００５】ＣＰＵから標準メモリ若しくは増設メモリ
へのアクセス要求は、メモリ・コントローラが処理する
ようになっている。すなわち、メモリ・アクセス要求が
発行されると、メモリ・コントローラがどのＤＲＡＭチ
ップのどこに所望のデータが存在するかを判断してチッ
プへのアクセスを制御する訳である。図５には、ＰＣの
うちメモリ周辺の構成要素を模式的に図解してある（Ｐ
Ｃは他の多くのハードウェア構成要素を含んでいるが、
説明の便宜上省略してある）。同図において、ＰＣは、
標準メモリの他、ＤＩＭＭカードを収容するためのＤＩ
ＭＭソケットを備えている。メモリ・コントローラから
標準メモリ及びＤＩＭＭソケットには、メモリ・アドレ
スを特定するための１２本の信号線からなるメモリ・ア
ドレス（ＭＡ）バスと、各メモリ・チップの行アドレス
の読み取りタイミングを制御するための６本の行アドレ
ス読取り（ＲＡＳ：Row Address Strobe）信号線と、各
メモリ・チップの列アドレスの読み取りタイミングを制
御するための４本の列アドレス読取り（ＣＡＳ：Column
Address Strobe）信号線と、データの書込み動作を付
勢するための１本のＷＥ信号線が出力されている（但
し、各信号線の本数はバス等の規格に準拠するに過ぎ
ず、説明の本質ではない）。これらの信号線を総称して
「メモリ・バス」ともいう。また、標準メモリ／ＤＩＭ
ＭソケットとＣＰＵとの間は、データを授受するための
３２ビット幅のデータ・バスで結ばれている。メモリ・
コントローラは、所定のタイミングでメモリ・バスの各
信号線にロー／ハイ・レベルの組合せからなる信号を送
出することによって、標準メモリ及びＤＩＭＭカードへ
のアクセス動作を制御するようになっている。
へのアクセス要求は、メモリ・コントローラが処理する
ようになっている。すなわち、メモリ・アクセス要求が
発行されると、メモリ・コントローラがどのＤＲＡＭチ
ップのどこに所望のデータが存在するかを判断してチッ
プへのアクセスを制御する訳である。図５には、ＰＣの
うちメモリ周辺の構成要素を模式的に図解してある（Ｐ
Ｃは他の多くのハードウェア構成要素を含んでいるが、
説明の便宜上省略してある）。同図において、ＰＣは、
標準メモリの他、ＤＩＭＭカードを収容するためのＤＩ
ＭＭソケットを備えている。メモリ・コントローラから
標準メモリ及びＤＩＭＭソケットには、メモリ・アドレ
スを特定するための１２本の信号線からなるメモリ・ア
ドレス（ＭＡ）バスと、各メモリ・チップの行アドレス
の読み取りタイミングを制御するための６本の行アドレ
ス読取り（ＲＡＳ：Row Address Strobe）信号線と、各
メモリ・チップの列アドレスの読み取りタイミングを制
御するための４本の列アドレス読取り（ＣＡＳ：Column
Address Strobe）信号線と、データの書込み動作を付
勢するための１本のＷＥ信号線が出力されている（但
し、各信号線の本数はバス等の規格に準拠するに過ぎ
ず、説明の本質ではない）。これらの信号線を総称して
「メモリ・バス」ともいう。また、標準メモリ／ＤＩＭ
ＭソケットとＣＰＵとの間は、データを授受するための
３２ビット幅のデータ・バスで結ばれている。メモリ・
コントローラは、所定のタイミングでメモリ・バスの各
信号線にロー／ハイ・レベルの組合せからなる信号を送
出することによって、標準メモリ及びＤＩＭＭカードへ
のアクセス動作を制御するようになっている。
【０００６】ここで、メモリ・コントローラによるメモ
リ・アクセス制御プロセスを、メモリ・リード（読み出
し）の場合を例にとって説明しておく。図６には、メモ
リ・リード動作の様子をタイムチャートで示してある
（但し、本例では、ＲＡＳ，ＣＡＳ，ＷＥの各信号はア
クティブ・ロー方式で駆動するようになっている）。同
図において、メモリ・コントローラは、ＭＡバスに送出
した行アドレスが確定してから所定の遅延時間Ｔ1後に
ＲＡＳ信号を付勢する。ＲＡＳ信号に応答してメモリに
は行アドレスが取り込まれる。また、メモリ・コントロ
ーラは、ＭＡバスに送出した列アドレスが確定してから
所定の遅延時間Ｔ2後にＣＡＳ信号を付勢する。そし
て、ＣＡＳ信号に応答してメモリには列アドレスが取り
込まれる。また、ＭＡバスに送出した列アドレスが確定
してから所定の遅延時間Ｔ3後にメモリ中の該当するメ
モリ・アドレスからはデータが出力される。ＣＰＵは、
ＣＡＳ信号が次に立ち上がるまでの間に出力データを読
み取るようになっている。なお、メモリ・リード時には
ＷＥ信号は付勢されない。
リ・アクセス制御プロセスを、メモリ・リード（読み出
し）の場合を例にとって説明しておく。図６には、メモ
リ・リード動作の様子をタイムチャートで示してある
（但し、本例では、ＲＡＳ，ＣＡＳ，ＷＥの各信号はア
クティブ・ロー方式で駆動するようになっている）。同
図において、メモリ・コントローラは、ＭＡバスに送出
した行アドレスが確定してから所定の遅延時間Ｔ1後に
ＲＡＳ信号を付勢する。ＲＡＳ信号に応答してメモリに
は行アドレスが取り込まれる。また、メモリ・コントロ
ーラは、ＭＡバスに送出した列アドレスが確定してから
所定の遅延時間Ｔ2後にＣＡＳ信号を付勢する。そし
て、ＣＡＳ信号に応答してメモリには列アドレスが取り
込まれる。また、ＭＡバスに送出した列アドレスが確定
してから所定の遅延時間Ｔ3後にメモリ中の該当するメ
モリ・アドレスからはデータが出力される。ＣＰＵは、
ＣＡＳ信号が次に立ち上がるまでの間に出力データを読
み取るようになっている。なお、メモリ・リード時には
ＷＥ信号は付勢されない。
【０００７】ところで、近年ＣＰＵの高速化に伴って、
ＣＰＵとＤＲＡＭとの速度差が拡大する傾向にある。メ
モリ・アクセス・タイムはコンピュータ・システムのオ
ーバーヘッドの要因の１つであり、これを短縮化がＰＣ
の設計者にとって急務であると言えよう。メモリ・アク
セス・タイムを短縮化するためには、メモリ・コントロ
ーラは、ＲＡＳ，ＲＡＳ，ＷＥなどの各信号を所定時間
内にロー・レベルからハイ・レベルに又はハイ・レベル
からロー・レベルに切り換える能力が要求される（デバ
イスのこのような能力を「ドライブ能力」という）。例
えば図６に示すようなメモリ・リード・サイクルの場
合、立下がりから立上りまでの間隔が最も短いＣＡＳ信
号のドライブ能力が最もクリティカルである。もしドラ
イブ能力が弱ければ、信号の立上り・立下がり時に甚だ
しい過渡応答を起こしてしまう。このような過渡応答
は、列アドレスの読み取りタイミングやデータの出力タ
イミングを遅延させてしまい、時間マージンを小さくし
てしまう。逆に、ドライブ能力が強過ぎると、信号の立
上り・立下がり時に振動を生じて電圧マージンが小さく
なってしまい、信号が安定するまで時間がかかったり誤
動作を誘発することになる。
ＣＰＵとＤＲＡＭとの速度差が拡大する傾向にある。メ
モリ・アクセス・タイムはコンピュータ・システムのオ
ーバーヘッドの要因の１つであり、これを短縮化がＰＣ
の設計者にとって急務であると言えよう。メモリ・アク
セス・タイムを短縮化するためには、メモリ・コントロ
ーラは、ＲＡＳ，ＲＡＳ，ＷＥなどの各信号を所定時間
内にロー・レベルからハイ・レベルに又はハイ・レベル
からロー・レベルに切り換える能力が要求される（デバ
イスのこのような能力を「ドライブ能力」という）。例
えば図６に示すようなメモリ・リード・サイクルの場
合、立下がりから立上りまでの間隔が最も短いＣＡＳ信
号のドライブ能力が最もクリティカルである。もしドラ
イブ能力が弱ければ、信号の立上り・立下がり時に甚だ
しい過渡応答を起こしてしまう。このような過渡応答
は、列アドレスの読み取りタイミングやデータの出力タ
イミングを遅延させてしまい、時間マージンを小さくし
てしまう。逆に、ドライブ能力が強過ぎると、信号の立
上り・立下がり時に振動を生じて電圧マージンが小さく
なってしまい、信号が安定するまで時間がかかったり誤
動作を誘発することになる。
【０００８】信号の波形整形及びタイミング調整を行う
ために、従来、以下のような解決策が講じられていた。
ために、従来、以下のような解決策が講じられていた。
【０００９】解決法１：従来、信号の波形を整形したり
タイミングを調整するために、図７に示すように、出力
側デバイス（メモリ・コントローラを含む）の出力信号
線上に、ダンパ抵抗ＲDを直列的に挿入したり、抵抗体
ＲTとキャパシタＣTとからなる終端回路を並列的に接続
したりしていた。この場合、ＲD，ＲT，ＣTなどは、設
計・製作時にシミュレーションや実験で検証を行うこと
によって最適な値に調整するようになっている。しかし
ながら、このような手法は、デバイスのドライブ能力自
体を直接的且つ動的に調整するものではない。ＲD，
ＲT，ＣTなどのパラメータの最適値は、入力側デバイス
（すなわちメモリ）の負荷の量に応じて変化すると予測
される。例えば、メモリ・コントローラの場合、ＤＩＭ
Ｍカードを差すことにより、あるいはＤＩＭＭカードの
種類を変えることによって、メモリ・コントローラの負
荷は簡単且つ動的に変わってしまう。本願発明者らは、
スロットに装着したＤＩＭＭカードの容量に応じてメモ
リ・コントローラの出力信号の波形やタイミングが変動
するということを、経験に基づく実験的な努力によって
確認した。図８には検証データを示してあるが、同図に
よれば、４ＭＢ，８ＭＢ，１６ＭＢという具合に増設メ
モリの記憶容量を増大させる従ってＲＡＳ信号の波形が
徐々になまっていく様子を明瞭に理解できよう。また、
本願発明者らは、ＤＩＭＭカードの記憶容量が同じであ
っても、メモリ・チップの配列（すなわちバンク数）に
よってもメモリ・コントローラの各信号線のドライブ能
力は影響を受けるという現実を導き出した。図９には、
８ＭＢで１バンク方式及び２バンク方式それぞれにおけ
るＤＩＭＭカード内のメモリ・チップの配列を模式的に
示してある（但し、ＷＥ信号線とＭＡ信号線は、全ての
メモリ・チップに入力されることが自明なので、省略し
てある）。ここで、各信号線への負荷が信号線を入力す
るメモリ・チップ数に比例するものと仮定すれば、１バ
ンク方式の場合における各信号線の負荷は（ＷＥ，Ｍ
Ａ，ＣＡＳ，ＲＡＳ１＃，ＲＡＳ２＃）＝（６，６，
２，６，０）であり、また、２バンク方式の場合におけ
る各信号の負荷は（ＷＥ，ＭＡ，ＣＡＳ，ＲＡＳ１＃，
ＲＡＳ２＃）＝（４，４，２，２，２）となる。つま
り、最適なドライブ能力は、ＤＩＭＭカード内のメモリ
・チップ構成に影響され、また、影響の受け方は各信号
線によって区々なのである。開発段階において全種類の
ＤＩＭＭカードをサポートするようにダンパ抵抗や終端
回路を最適値に調整することは極めて困難である。した
がって、解決法１は、開発期間の長期化やコスト増大を
招きかねない。
タイミングを調整するために、図７に示すように、出力
側デバイス（メモリ・コントローラを含む）の出力信号
線上に、ダンパ抵抗ＲDを直列的に挿入したり、抵抗体
ＲTとキャパシタＣTとからなる終端回路を並列的に接続
したりしていた。この場合、ＲD，ＲT，ＣTなどは、設
計・製作時にシミュレーションや実験で検証を行うこと
によって最適な値に調整するようになっている。しかし
ながら、このような手法は、デバイスのドライブ能力自
体を直接的且つ動的に調整するものではない。ＲD，
ＲT，ＣTなどのパラメータの最適値は、入力側デバイス
（すなわちメモリ）の負荷の量に応じて変化すると予測
される。例えば、メモリ・コントローラの場合、ＤＩＭ
Ｍカードを差すことにより、あるいはＤＩＭＭカードの
種類を変えることによって、メモリ・コントローラの負
荷は簡単且つ動的に変わってしまう。本願発明者らは、
スロットに装着したＤＩＭＭカードの容量に応じてメモ
リ・コントローラの出力信号の波形やタイミングが変動
するということを、経験に基づく実験的な努力によって
確認した。図８には検証データを示してあるが、同図に
よれば、４ＭＢ，８ＭＢ，１６ＭＢという具合に増設メ
モリの記憶容量を増大させる従ってＲＡＳ信号の波形が
徐々になまっていく様子を明瞭に理解できよう。また、
本願発明者らは、ＤＩＭＭカードの記憶容量が同じであ
っても、メモリ・チップの配列（すなわちバンク数）に
よってもメモリ・コントローラの各信号線のドライブ能
力は影響を受けるという現実を導き出した。図９には、
８ＭＢで１バンク方式及び２バンク方式それぞれにおけ
るＤＩＭＭカード内のメモリ・チップの配列を模式的に
示してある（但し、ＷＥ信号線とＭＡ信号線は、全ての
メモリ・チップに入力されることが自明なので、省略し
てある）。ここで、各信号線への負荷が信号線を入力す
るメモリ・チップ数に比例するものと仮定すれば、１バ
ンク方式の場合における各信号線の負荷は（ＷＥ，Ｍ
Ａ，ＣＡＳ，ＲＡＳ１＃，ＲＡＳ２＃）＝（６，６，
２，６，０）であり、また、２バンク方式の場合におけ
る各信号の負荷は（ＷＥ，ＭＡ，ＣＡＳ，ＲＡＳ１＃，
ＲＡＳ２＃）＝（４，４，２，２，２）となる。つま
り、最適なドライブ能力は、ＤＩＭＭカード内のメモリ
・チップ構成に影響され、また、影響の受け方は各信号
線によって区々なのである。開発段階において全種類の
ＤＩＭＭカードをサポートするようにダンパ抵抗や終端
回路を最適値に調整することは極めて困難である。した
がって、解決法１は、開発期間の長期化やコスト増大を
招きかねない。
【００１０】解決法２：例えば日本アイ・ビー・エム
（株）が市販するＴｈｉｎｋＰａｄ ７５５ＣＤ／ＣＥ
／ＣＳＥ（"ＴｈｉｎｋＰａｄ"は米ＩＢＭ社の登録商
標）では、増設メモリの有無やその種類の影響を除去す
るために、メモリ・コントローラから標準メモリ及びＤ
ＩＭＭソケットに向かう各出力信号線上にバッファを挿
入するようにした。図１０には、これを模式的に図解し
てある。この場合、ＤＩＭＭカードを挿入して負荷が増
大しても、メモリに著説入力する信号はバッファによっ
て駆動されるので、メモリ側からはメモリ・コントロー
ラのドライブ能力の変動が見えなくなる。また、ＤＩＭ
Ｍカードが挿入されたことによる負荷変動は、メモリ・
コントローラ側からは見えなくなる。但し、この手法で
は、メモリ・バスの各信号線にバッファを挿入しなけれ
ばならず、その分コスト高になり、また、メイン・ボー
ドの実装面積を割くことにもなる。また、バッファーを
挿入した分だけ信号の伝搬が遅延することになる。
（株）が市販するＴｈｉｎｋＰａｄ ７５５ＣＤ／ＣＥ
／ＣＳＥ（"ＴｈｉｎｋＰａｄ"は米ＩＢＭ社の登録商
標）では、増設メモリの有無やその種類の影響を除去す
るために、メモリ・コントローラから標準メモリ及びＤ
ＩＭＭソケットに向かう各出力信号線上にバッファを挿
入するようにした。図１０には、これを模式的に図解し
てある。この場合、ＤＩＭＭカードを挿入して負荷が増
大しても、メモリに著説入力する信号はバッファによっ
て駆動されるので、メモリ側からはメモリ・コントロー
ラのドライブ能力の変動が見えなくなる。また、ＤＩＭ
Ｍカードが挿入されたことによる負荷変動は、メモリ・
コントローラ側からは見えなくなる。但し、この手法で
は、メモリ・バスの各信号線にバッファを挿入しなけれ
ばならず、その分コスト高になり、また、メイン・ボー
ドの実装面積を割くことにもなる。また、バッファーを
挿入した分だけ信号の伝搬が遅延することになる。
【００１１】要するに、いずれの解決法であっても、ユ
ーザが必要に応じて適宜記憶容量やチップ構成の異なる
増設メモリを装着できる、という環境下で、メモリ・コ
ントローラのドライブ能力を動的に補償できるシステム
は今までに存在しなかったのである。
ーザが必要に応じて適宜記憶容量やチップ構成の異なる
増設メモリを装着できる、という環境下で、メモリ・コ
ントローラのドライブ能力を動的に補償できるシステム
は今までに存在しなかったのである。
【００１２】なお、上述したような出力信号のドライブ
能力（若しくは信号の波形とタイミング）の問題は、メ
モリ・コントローラに固有の問題ではなく、ロー／ハイ
・レベルの組合せによって信号を出力する全てのデバイ
スに該当する。但し、コンピュータ・システムのオーバ
ーヘッドをなくす上でメモリ・アクセス・サイクルの短
縮化が必須であるという理由から、とりわけメモリ・コ
ントローラには正確な信号波形を出力できるドライブ能
力が要求されているのである。
能力（若しくは信号の波形とタイミング）の問題は、メ
モリ・コントローラに固有の問題ではなく、ロー／ハイ
・レベルの組合せによって信号を出力する全てのデバイ
スに該当する。但し、コンピュータ・システムのオーバ
ーヘッドをなくす上でメモリ・アクセス・サイクルの短
縮化が必須であるという理由から、とりわけメモリ・コ
ントローラには正確な信号波形を出力できるドライブ能
力が要求されているのである。
【００１３】
【発明が解決しようとする課題】本発明の目的は、標準
メモリの他に多種類の増設メモリを装着可能なコンピュ
ータ・システムの中で用いられて、該メモリへのアクセ
スを制御するための優れたメモリ・アクセス制御装置及
びメモリ・アクセス制御方法を提供することにある。
メモリの他に多種類の増設メモリを装着可能なコンピュ
ータ・システムの中で用いられて、該メモリへのアクセ
スを制御するための優れたメモリ・アクセス制御装置及
びメモリ・アクセス制御方法を提供することにある。
【００１４】本発明の更なる目的は、メモリ・アクセス
を制御するためのメモリ・バスの各信号線の動作特性を
好適に補償するメモリ・アクセス制御装置及びメモリ・
アクセス制御方法を提供することにある。
を制御するためのメモリ・バスの各信号線の動作特性を
好適に補償するメモリ・アクセス制御装置及びメモリ・
アクセス制御方法を提供することにある。
【００１５】本発明の更なる目的は、記憶容量やメモリ
・チップの配列が異なる多種類増設メモリを装着して
も、メモリ・バスの各信号線の動作特性を動的に補償で
きるメモリ・アクセス制御装置及びメモリ・アクセス制
御方法を提供することにある。
・チップの配列が異なる多種類増設メモリを装着して
も、メモリ・バスの各信号線の動作特性を動的に補償で
きるメモリ・アクセス制御装置及びメモリ・アクセス制
御方法を提供することにある。
【００１６】
【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、標準メモリの他に増設メモリを装着可能なコンピュ
ータ・システムに用いられ、１以上の信号線によって該
メモリへのアクセスを制御するためのメモリ・アクセス
制御装置において、装着された増設メモリの識別データ
を読み取るための識別手段と、該識別データに基づいて
前記各信号線の最適な出力電流値を判別する判別手段
と、該判別結果に基づいて前記各信号線の出力電流を調
整する手段とをさらに具備することを特徴とするメモリ
・アクセス制御装置である。
課題を参酌してなされたものであり、その第１の側面
は、標準メモリの他に増設メモリを装着可能なコンピュ
ータ・システムに用いられ、１以上の信号線によって該
メモリへのアクセスを制御するためのメモリ・アクセス
制御装置において、装着された増設メモリの識別データ
を読み取るための識別手段と、該識別データに基づいて
前記各信号線の最適な出力電流値を判別する判別手段
と、該判別結果に基づいて前記各信号線の出力電流を調
整する手段とをさらに具備することを特徴とするメモリ
・アクセス制御装置である。
【００１７】また、本発明の第２の側面は、標準メモリ
の他に増設メモリを装着可能なコンピュータ・システム
に用いられ、１以上の信号線によって該メモリへのアク
セスを制御するためのメモリ・アクセス制御装置におい
て、装着された増設メモリの識別データを読み取るため
の識別手段と、識別データと前記各信号線の最適な出力
電流値との関係を予め格納しておき該格納されたデータ
に基づいて各信号線の最適な出力電流値を判別する判別
手段と、各信号線の出力電流値を調整可能な調整手段
と、該判別結果に基づいて前記調整手段を制御する制御
手段とをさらに具備することを特徴とするメモリ・アク
セス制御装置である。
の他に増設メモリを装着可能なコンピュータ・システム
に用いられ、１以上の信号線によって該メモリへのアク
セスを制御するためのメモリ・アクセス制御装置におい
て、装着された増設メモリの識別データを読み取るため
の識別手段と、識別データと前記各信号線の最適な出力
電流値との関係を予め格納しておき該格納されたデータ
に基づいて各信号線の最適な出力電流値を判別する判別
手段と、各信号線の出力電流値を調整可能な調整手段
と、該判別結果に基づいて前記調整手段を制御する制御
手段とをさらに具備することを特徴とするメモリ・アク
セス制御装置である。
【００１８】なお、ここでいう増設メモリとはＤＩＭＭ
（Dual Inline Memory Module）カードであり、その識
別データとはＩＤ番号のことである。また、各信号線と
は、メモリ・バスに含まれるＲＡＳ信号、ＣＡＳ信号、
ＷＥ信号、メモリ・アドレス・バスなどを指す。
（Dual Inline Memory Module）カードであり、その識
別データとはＩＤ番号のことである。また、各信号線と
は、メモリ・バスに含まれるＲＡＳ信号、ＣＡＳ信号、
ＷＥ信号、メモリ・アドレス・バスなどを指す。
【００１９】また、本発明の第３の側面は、標準メモリ
の他に増設メモリを装着可能なコンピュータ・システム
に用いられ、１以上の信号線によって該メモリへのアク
セスを制御するためのメモリ・アクセス制御方法におい
て、装着された増設メモリの識別データを読み取るため
の識別段階と、該識別データに基づいて前記各信号線の
最適な出力電流値を判別する判別段階と、該判別結果に
基づいて前記各信号線の出力電流を調整する段階とをさ
らに具備することを特徴とするメモリ・アクセス制御方
法である。
の他に増設メモリを装着可能なコンピュータ・システム
に用いられ、１以上の信号線によって該メモリへのアク
セスを制御するためのメモリ・アクセス制御方法におい
て、装着された増設メモリの識別データを読み取るため
の識別段階と、該識別データに基づいて前記各信号線の
最適な出力電流値を判別する判別段階と、該判別結果に
基づいて前記各信号線の出力電流を調整する段階とをさ
らに具備することを特徴とするメモリ・アクセス制御方
法である。
【００２０】各段階は、例えばコンピュータ・システム
の電源投入時に一度実行すればよい。
の電源投入時に一度実行すればよい。
【００２１】また、本発明の第４の側面は、ＣＰＵと、
標準メモリと、複数種類の増設メモリを装着するための
スロットと、前記標準メモリ及び前記スロットに連結し
た１以上の信号線を介して標準メモリ及び増設メモリへ
のアクセスを制御するためのメモリ・コントローラと、
ＲＯＭと、その他の周辺デバイスを含むコンピュータ・
システムにおいて、前記各信号線の最適な出力電流値を
増設メモリの種類と関連付けて前記ＲＯＭの中に格納し
たことを特徴とするコンピュータ・システムである。
標準メモリと、複数種類の増設メモリを装着するための
スロットと、前記標準メモリ及び前記スロットに連結し
た１以上の信号線を介して標準メモリ及び増設メモリへ
のアクセスを制御するためのメモリ・コントローラと、
ＲＯＭと、その他の周辺デバイスを含むコンピュータ・
システムにおいて、前記各信号線の最適な出力電流値を
増設メモリの種類と関連付けて前記ＲＯＭの中に格納し
たことを特徴とするコンピュータ・システムである。
【００２２】スロットに装着するＤＩＭＭカードの種類
によってメモリ・コントローラのドライブ能力が変動す
ることは、［従来の技術］の項でも述べた通りである。
しかしながら、装着時のドライブ能力はＤＩＭＭカード
自体の仕様ではなく、ＤＩＭＭカードのメーカ側から提
供されるものではない。したがって、予め各ＤＩＭＭカ
ードを装着したときの最適値を測定しておき、且つＲＯ
Ｍなどの不揮発性メモリに格納しておけば、好適に本発
明を具現することができる。
によってメモリ・コントローラのドライブ能力が変動す
ることは、［従来の技術］の項でも述べた通りである。
しかしながら、装着時のドライブ能力はＤＩＭＭカード
自体の仕様ではなく、ＤＩＭＭカードのメーカ側から提
供されるものではない。したがって、予め各ＤＩＭＭカ
ードを装着したときの最適値を測定しておき、且つＲＯ
Ｍなどの不揮発性メモリに格納しておけば、好適に本発
明を具現することができる。
【００２３】しかして、本発明に係るメモリ・アクセス
制御装置及びメモリ・アクセス制御方法よれば、記憶容
量やメモリ・チップの配列が異なる多種類の増設メモリ
（ＤＩＭＭカード）を装着しても、メモリ・コントロー
ラの各出力信号線（ＲＡＳ，ＣＡＳ，ＷＥ，ＭＡ）の信
号波形やタイミングを動的に補償することができる。
制御装置及びメモリ・アクセス制御方法よれば、記憶容
量やメモリ・チップの配列が異なる多種類の増設メモリ
（ＤＩＭＭカード）を装着しても、メモリ・コントロー
ラの各出力信号線（ＲＡＳ，ＣＡＳ，ＷＥ，ＭＡ）の信
号波形やタイミングを動的に補償することができる。
【００２４】また、本発明に係るメモリ・アクセス制御
装置及びメモリ・アクセス制御方法によれば、メモリ・
コントローラの各出力信号線の信号波形やタイミングの
調整を、回路の実装面積を増大させることなく、且つ低
コストで実現することェできる。
装置及びメモリ・アクセス制御方法によれば、メモリ・
コントローラの各出力信号線の信号波形やタイミングの
調整を、回路の実装面積を増大させることなく、且つ低
コストで実現することェできる。
【００２５】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
【００２６】
【実施例】以下、図面を参照しながら本発明の実施例を
詳解する。
詳解する。
【００２７】Ａ．パーソナル・コンピュータのハードウ
ェア構成 図１は、本発明の実施に供されるパーソナル・コンピュ
ータ（ＰＣ）１の主要なハードウェア構成要素の結合関
係を示したブロック図である。ＰＣは、他の多くのハー
ドウェア構成要素とそれらを連結するための配線を含ん
でいるが、本実施例の説明とは無関係なので省略してあ
る。
ェア構成 図１は、本発明の実施に供されるパーソナル・コンピュ
ータ（ＰＣ）１の主要なハードウェア構成要素の結合関
係を示したブロック図である。ＰＣは、他の多くのハー
ドウェア構成要素とそれらを連結するための配線を含ん
でいるが、本実施例の説明とは無関係なので省略してあ
る。
【００２８】図１において、ＣＰＵ１１は、３２ビット
幅のアドレス・バスと、３２ビット幅のデータ・バス
と、ｎビット幅（但し、ｎは正の整数）のコントロール
・バスを含むプロセッサ・バス１２を介して、メモリ・
コントローラ１３、ＩＳＡバス・コントローラ１４など
の他のデバイスと連絡している。プロセッサ・バス１２
は、例えばＶＬ（ＶＥＳＡ Ｌｏｃａｌ）バスやＰＣＩ
（Peripheral ComponentInterconnect）バスでよい。Ｃ
ＰＵ１１は、オペレーティング・システムの制御下で各
種アプリケーションを実行するためのものであり、メモ
リ・コントローラ１３に対して随時メモリ・アクセス要
求を発行するようになっている。ＣＰＵ１１は、例えば
米インテル社製のＤＸ２でもよい。
幅のアドレス・バスと、３２ビット幅のデータ・バス
と、ｎビット幅（但し、ｎは正の整数）のコントロール
・バスを含むプロセッサ・バス１２を介して、メモリ・
コントローラ１３、ＩＳＡバス・コントローラ１４など
の他のデバイスと連絡している。プロセッサ・バス１２
は、例えばＶＬ（ＶＥＳＡ Ｌｏｃａｌ）バスやＰＣＩ
（Peripheral ComponentInterconnect）バスでよい。Ｃ
ＰＵ１１は、オペレーティング・システムの制御下で各
種アプリケーションを実行するためのものであり、メモ
リ・コントローラ１３に対して随時メモリ・アクセス要
求を発行するようになっている。ＣＰＵ１１は、例えば
米インテル社製のＤＸ２でもよい。
【００２９】メモリ・コントローラ１３は、アクセス要
求されたデータがメモリ１５，１７のどのＤＲＡＭチッ
プのどこに存在するかを判断してメモリ・アクセスを可
能ならしめるためのデバイスであり、メモリ・アドレス
（ＭＡ）バスとＲＡＳ，ＣＡＳ，ＷＥ各信号線を含んだ
メモリ・バス２０を標準メモリ１５及びＤＩＭＭソケッ
ト１６の各々に入力している。
求されたデータがメモリ１５，１７のどのＤＲＡＭチッ
プのどこに存在するかを判断してメモリ・アクセスを可
能ならしめるためのデバイスであり、メモリ・アドレス
（ＭＡ）バスとＲＡＳ，ＣＡＳ，ＷＥ各信号線を含んだ
メモリ・バス２０を標準メモリ１５及びＤＩＭＭソケッ
ト１６の各々に入力している。
【００３０】標準メモリ１５とＤＩＭＭソケット１６の
各々は、メモリ・バス２０を入力している他、プロセッ
サ・バス中のデータ・バスと双方向で連結して、ＣＰＵ
１１からの読み出し及び書き込みが可能となっている。
各々は、メモリ・バス２０を入力している他、プロセッ
サ・バス中のデータ・バスと双方向で連結して、ＣＰＵ
１１からの読み出し及び書き込みが可能となっている。
【００３１】標準メモリ１５は、［従来の技術］の項で
前述したように、ＤＲＡＭで構成され、例えば４ＭＢの
記憶容量を有している。一方、ＤＩＭＭソケット１６
は、ＤＩＭＭカード１７のカード・エッジ端子部（図示
しない）の取付けを許す機械的構造になっている。ＤＩ
ＭＭ（Dual Inline Memory Module）は、メモリ・カー
ドの規格の一種であり、記憶容量では２ＭＢ，４ＭＢ，
８ＭＢ，１６ＭＢ，３２ＭＢの５種類がある。このうち
２ＭＢのものは１バンク構成のみ、３２ＭＢのものは２
バンク構成のみ、４ＭＢ，８ＭＢ及び１６ＭＢのものは
１バンク及び２バンク双方が用意されているので、ＤＩ
ＭＭカードは全部で８種類あることになる。各ＤＩＭＭ
カードは、自己の記憶容量とバンク構成に応じたＩＤ番
号を付与されている。このＩＤ番号は、カード・エッジ
端子中の所定の端子から読みだせるようになっている
（後述）。
前述したように、ＤＲＡＭで構成され、例えば４ＭＢの
記憶容量を有している。一方、ＤＩＭＭソケット１６
は、ＤＩＭＭカード１７のカード・エッジ端子部（図示
しない）の取付けを許す機械的構造になっている。ＤＩ
ＭＭ（Dual Inline Memory Module）は、メモリ・カー
ドの規格の一種であり、記憶容量では２ＭＢ，４ＭＢ，
８ＭＢ，１６ＭＢ，３２ＭＢの５種類がある。このうち
２ＭＢのものは１バンク構成のみ、３２ＭＢのものは２
バンク構成のみ、４ＭＢ，８ＭＢ及び１６ＭＢのものは
１バンク及び２バンク双方が用意されているので、ＤＩ
ＭＭカードは全部で８種類あることになる。各ＤＩＭＭ
カードは、自己の記憶容量とバンク構成に応じたＩＤ番
号を付与されている。このＩＤ番号は、カード・エッジ
端子中の所定の端子から読みだせるようになっている
（後述）。
【００３２】ＩＳＡバス・コントローラ１４は、プロセ
ッサ・パス１２とＩＳＡ（IndustryStandard Architect
ure）バス２１との間でのデータ交換を制御するための
ものである。ＩＳＡバス２１は、ＲＯＭ１８の他、例え
ばハードディスク・ドライブ（ＨＤＤ），フロッピーデ
ィスク・ドライブ（ＦＤＤ），ＰＣカード，キーボード
／マウスなどの周辺機器類（図示しない）を接続するた
めに用いられる。
ッサ・パス１２とＩＳＡ（IndustryStandard Architect
ure）バス２１との間でのデータ交換を制御するための
ものである。ＩＳＡバス２１は、ＲＯＭ１８の他、例え
ばハードディスク・ドライブ（ＨＤＤ），フロッピーデ
ィスク・ドライブ（ＦＤＤ），ＰＣカード，キーボード
／マウスなどの周辺機器類（図示しない）を接続するた
めに用いられる。
【００３３】ＲＯＭ（Read Only Memory）１８は、製造
時に書込みデータが決められてしまう読出し専用の不揮
発性メモリであり、例えば始動時のプログラム（ＰＯＳ
Ｔ：Power-on Self Test）(後述)やハードウェア制御プ
ログラム（ＢＩＯＳ：BasicInput/Output System）をコ
ード化して半永久的に格納するようになっている。
時に書込みデータが決められてしまう読出し専用の不揮
発性メモリであり、例えば始動時のプログラム（ＰＯＳ
Ｔ：Power-on Self Test）(後述)やハードウェア制御プ
ログラム（ＢＩＯＳ：BasicInput/Output System）をコ
ード化して半永久的に格納するようになっている。
【００３４】なお、ＤＩＭＭソケット１６から出力され
るＩＤ番号識別用の４ビット幅の信号線は、プロセッサ
・バス１２やメモリ・バス２０には接続せず、ゲート回
路１９を介してＩＳＡバス２１につながっている。した
がって、ＣＰＵ１１は、プロセッサ・バス１２、ＩＳＡ
バス２１、ゲート回路１９という経路で、ＤＩＭＭソケ
ット１６に装着されたＤＩＭＭカード１７のＩＤ番号を
読み取ることができるようになっている。
るＩＤ番号識別用の４ビット幅の信号線は、プロセッサ
・バス１２やメモリ・バス２０には接続せず、ゲート回
路１９を介してＩＳＡバス２１につながっている。した
がって、ＣＰＵ１１は、プロセッサ・バス１２、ＩＳＡ
バス２１、ゲート回路１９という経路で、ＤＩＭＭソケ
ット１６に装着されたＤＩＭＭカード１７のＩＤ番号を
読み取ることができるようになっている。
【００３５】Ｂ．メモリ・コントローラの付加的な構成 メモリ・コントローラ１３はＣＰＵ１１からのメモリ・
アクセス要求を処理する、ということは既にＡ項で述べ
た。本実施例に係るメモリ・コントローラ１３は、本発
明を好適に具現する（すなわちＤＩＭＭカード１７の種
類が相違しても、ＲＡＳ，ＣＡＳ，ＷＥ，ＭＡ各出力の
信号波形やタイミングを動的に補償する）ために、従来
のメモリ・コントローラが備える構成要素の他に、付加
的な構成要素を含んでいる。
アクセス要求を処理する、ということは既にＡ項で述べ
た。本実施例に係るメモリ・コントローラ１３は、本発
明を好適に具現する（すなわちＤＩＭＭカード１７の種
類が相違しても、ＲＡＳ，ＣＡＳ，ＷＥ，ＭＡ各出力の
信号波形やタイミングを動的に補償する）ために、従来
のメモリ・コントローラが備える構成要素の他に、付加
的な構成要素を含んでいる。
【００３６】図２には、本実施例に係るメモリ・コント
ローラ１３の内部構成を概略的に示してある。なお、本
発明の説明に不要な構成要素は当然省略してある。
ローラ１３の内部構成を概略的に示してある。なお、本
発明の説明に不要な構成要素は当然省略してある。
【００３７】同図において、コントロール部３１は、プ
ロセッサ・バス１２中のアドレス・バスとコントロール
・バスを入力して、メモリ・バス２０には所定のタイミ
ングで対応するＭＡ，ＲＡＳ，ＣＡＳ，ＷＥの各信号を
出力するようになっている。図中のメモリ・バス２０
は、簡略化のため、１本の信号線で表されている。
ロセッサ・バス１２中のアドレス・バスとコントロール
・バスを入力して、メモリ・バス２０には所定のタイミ
ングで対応するＭＡ，ＲＡＳ，ＣＡＳ，ＷＥの各信号を
出力するようになっている。図中のメモリ・バス２０
は、簡略化のため、１本の信号線で表されている。
【００３８】メモリ・バス２０中の各信号線（ＭＡ，Ｒ
ＡＳ，ＣＡＳ，ＷＥ）上には、複数個（ここでは３個）
のバッファを並列接続したドライバ部３２がそれぞれ挿
入されている。セレクタ部３３は、各バッファ３２−
１，３２−２，３２−３のゲート・コントロール端子に
制御信号を入れており、各バッファ３２−１…の出力を
停止することができる。
ＡＳ，ＣＡＳ，ＷＥ）上には、複数個（ここでは３個）
のバッファを並列接続したドライバ部３２がそれぞれ挿
入されている。セレクタ部３３は、各バッファ３２−
１，３２−２，３２−３のゲート・コントロール端子に
制御信号を入れており、各バッファ３２−１…の出力を
停止することができる。
【００３９】セレクタ部３３は、プロセッサ・バス１２
を入力しており、その動作はＣＰＵ１１の制御下にあ
る。すなわち、ＣＰＵ１１から受け取ったデータに基づ
いて、ドライバ部３２内の各バッファの出力を付勢し又
は減勢するようになっている。
を入力しており、その動作はＣＰＵ１１の制御下にあ
る。すなわち、ＣＰＵ１１から受け取ったデータに基づ
いて、ドライバ部３２内の各バッファの出力を付勢し又
は減勢するようになっている。
【００４０】このような構成を採用することにより、各
ドライバ部３２で何個のバッファを付勢するかによっ
て、対応する信号線の出力電流すなわちドライブ能力を
調整することができる。したがって、ＣＰＵ１１は、増
設されたＤＩＭＭカード１７の容量や構成に応じて各信
号線のドライバ部３２の設定を変えることによって、メ
モリ・バス２０中の各信号線のドライブ能力を動的に変
更することができ訳である。
ドライバ部３２で何個のバッファを付勢するかによっ
て、対応する信号線の出力電流すなわちドライブ能力を
調整することができる。したがって、ＣＰＵ１１は、増
設されたＤＩＭＭカード１７の容量や構成に応じて各信
号線のドライバ部３２の設定を変えることによって、メ
モリ・バス２０中の各信号線のドライブ能力を動的に変
更することができ訳である。
【００４１】この項で述べたようにメモリ・コントロー
ラ・チップ１３の中にバッファ３２を実装すれば、［従
来の技術］の項の「解決法２」のようにディスクリート
なバッファ素子をプリント基板上に搭載することと比較
して、実装面積を小さくできること、及びコストを節約
できることは、当業者であれば容易に理解できるであろ
う。
ラ・チップ１３の中にバッファ３２を実装すれば、［従
来の技術］の項の「解決法２」のようにディスクリート
なバッファ素子をプリント基板上に搭載することと比較
して、実装面積を小さくできること、及びコストを節約
できることは、当業者であれば容易に理解できるであろ
う。
【００４２】Ｃ．本発明のオペレーション Ａ項及びＢ項では、本発明を実施可能なＰＣ１のハード
ウェア構成について説明してきた。本項ではその動作に
ついて詳解する。
ウェア構成について説明してきた。本項ではその動作に
ついて詳解する。
【００４３】メモリ・コントローラ１３のドライブ能力
の設定は、原理的にはＰＣ１が稼働中はいつでも行え
る。しかしながら、メモリ１５，１６の初期化や使用条
件の設定を定める時期がより好適と考えられるので、本
実施例ではＰＯＳＴ実行中にメモリ・コントローラのド
ライブ能力を設定するようにしている。
の設定は、原理的にはＰＣ１が稼働中はいつでも行え
る。しかしながら、メモリ１５，１６の初期化や使用条
件の設定を定める時期がより好適と考えられるので、本
実施例ではＰＯＳＴ実行中にメモリ・コントローラのド
ライブ能力を設定するようにしている。
【００４４】図３は、本実施例に係るＰＣ１で利用され
るＰＯＳＴプログラムの全体的なフローを示している。
ＰＯＳＴは、ＰＣ１の電源投入時でオペレーティング・
システムをブートする前に、各ハードウェア構成要素が
正常に動作するかどうかをチェックするための自己診断
テスト・ルーチンの集まりである。図示の通り、ＰＯＳ
Ｔは、ＣＰＵ１１のテスト（Ｓ１０），ＲＯＭ１８のテ
スト（Ｓ２０），ＤＲＡＭ（標準メモリ１５及び増設メ
モリ１７）の設定（Ｓ３０），ＤＲＡＭのテスト（Ｓ４
０），ビデオ周辺機器の設定（Ｓ５０），ビデオ周辺機
器のテスト（Ｓ６０），他の周辺機器の設定及びそのテ
スト（Ｓ７０，Ｓ８０）の順に実行される。ＰＯＳＴ実
行後は、オペレーティング・システムをブートしてシス
テムの制御権を譲り渡す。ＰＯＳＴは、実際にはＲＯＭ
１８の中に格納されたファームウェアである（前述）。
るＰＯＳＴプログラムの全体的なフローを示している。
ＰＯＳＴは、ＰＣ１の電源投入時でオペレーティング・
システムをブートする前に、各ハードウェア構成要素が
正常に動作するかどうかをチェックするための自己診断
テスト・ルーチンの集まりである。図示の通り、ＰＯＳ
Ｔは、ＣＰＵ１１のテスト（Ｓ１０），ＲＯＭ１８のテ
スト（Ｓ２０），ＤＲＡＭ（標準メモリ１５及び増設メ
モリ１７）の設定（Ｓ３０），ＤＲＡＭのテスト（Ｓ４
０），ビデオ周辺機器の設定（Ｓ５０），ビデオ周辺機
器のテスト（Ｓ６０），他の周辺機器の設定及びそのテ
スト（Ｓ７０，Ｓ８０）の順に実行される。ＰＯＳＴ実
行後は、オペレーティング・システムをブートしてシス
テムの制御権を譲り渡す。ＰＯＳＴは、実際にはＲＯＭ
１８の中に格納されたファームウェアである（前述）。
【００４５】メモリ・コントローラ１３のドライブ能力
の設定は、ステップＳ３０のＤＲＡＭの設定において実
行するのが好適である。図４にはＤＲＡＭの設定ルーチ
ンの詳細なフローを示している。
の設定は、ステップＳ３０のＤＲＡＭの設定において実
行するのが好適である。図４にはＤＲＡＭの設定ルーチ
ンの詳細なフローを示している。
【００４６】図４に示すように、まず、メモリ１５，１
７の記憶容量を確かめてメモリ空間上へのアドレスの割
り振りを行う（ステップＳ３１）とともに、行アドレス
／列アドレスの幅を設定する（ステップＳ３２）。
７の記憶容量を確かめてメモリ空間上へのアドレスの割
り振りを行う（ステップＳ３１）とともに、行アドレス
／列アドレスの幅を設定する（ステップＳ３２）。
【００４７】ステップＳ３１，Ｓ３２のような設定を行
うためには、ＰＯＳＴは装着中のＤＩＭＭカード１７に
関する記憶容量、チップ構成、アドレッシング方法など
の属性データを必要とする。これらの属性データは通常
ＤＩＭＭカードのメーカ側が提供しているものであり、
本実施例では、各ＤＩＭＭカードの属性情報をＩＤ番号
ごとに管理するべく、ＲＯＭ１８の中に表１に示すよう
なテーブルを予め格納している。一方、ＣＰＵ１１（厳
密にはＣＰＵ１１が実行するソフトウェア）は、装着中
のＤＩＭＭカード１７のＩＤ番号を、ゲート回路１９，
ＩＳＡバス２１，プロセッサ・バス１２というルートで
読み取ることが可能である（前述）。したがって、ＰＯ
ＳＴは、ＲＯＭ１８中の表１を参照することによって、
ステップＳ３１，Ｓ３２における設定を行うことができ
る訳である。
うためには、ＰＯＳＴは装着中のＤＩＭＭカード１７に
関する記憶容量、チップ構成、アドレッシング方法など
の属性データを必要とする。これらの属性データは通常
ＤＩＭＭカードのメーカ側が提供しているものであり、
本実施例では、各ＤＩＭＭカードの属性情報をＩＤ番号
ごとに管理するべく、ＲＯＭ１８の中に表１に示すよう
なテーブルを予め格納している。一方、ＣＰＵ１１（厳
密にはＣＰＵ１１が実行するソフトウェア）は、装着中
のＤＩＭＭカード１７のＩＤ番号を、ゲート回路１９，
ＩＳＡバス２１，プロセッサ・バス１２というルートで
読み取ることが可能である（前述）。したがって、ＰＯ
ＳＴは、ＲＯＭ１８中の表１を参照することによって、
ステップＳ３１，Ｓ３２における設定を行うことができ
る訳である。
【００４８】
【表１】
【００４９】なお、ＰＯＳＴプログラムの中でアドレス
の割り振りやアドレッシング方法の設定を行うことは既
に周知であり、また、ステップＳ３１，Ｓ３２以外に他
のステップを含んでいても本発明の具現には何ら影響は
ない。また、表１の内容はＤＩＭＭカードの仕様に基づ
いて容易に作成することができる。
の割り振りやアドレッシング方法の設定を行うことは既
に周知であり、また、ステップＳ３１，Ｓ３２以外に他
のステップを含んでいても本発明の具現には何ら影響は
ない。また、表１の内容はＤＩＭＭカードの仕様に基づ
いて容易に作成することができる。
【００５０】次いで、ＰＯＳＴは、ステップＳ３３にお
いて、メモリ・コントローラ１３のドライブ能力を、メ
モリ１５，１７の記憶容量やチップ構成に応じて変更す
る。
いて、メモリ・コントローラ１３のドライブ能力を、メ
モリ１５，１７の記憶容量やチップ構成に応じて変更す
る。
【００５１】メモリ・コントローラ１３のドライブ能力
を調整する前提として、各種のＤＩＭＭカードがＤＩＭ
Ｍスロット１６に装着された場合における各信号線（Ｒ
ＡＳ，ＣＡＳ，ＷＥ，ＭＡ）の最適な出力電流値を知る
必要がある。しかしながら、一般的には、最適な出力電
流値はＤＩＭＭカードの仕様として提供されてはいな
い。何故なら、ＤＩＭＭカードの記憶容量やチップ構成
（若しくはバンク数）に応じてドライブ能力が影響を受
けるという現象自体は図８や［従来の技術］の項で述べ
たように既に確認できたが、その最適値は、ＰＣ１内部
の他のハードウェア（例えばメモリ・コントローラ１
３，標準メモリ１５，メモリ・バス２０など）との組合
せに定まるからである。そこで、本発明者らは、各種Ｄ
ＩＭＭカード１７を装着したときの各信号線の最適な出
力電流値を予め実験的に調べておき、ＤＩＭＭカードの
ＩＤ番号ごとに管理するべく、表２に示すようなテーブ
ルにしてＲＯＭ１８の中に予め格納しておくようにし
た。したがって、ＰＯＳＴは、ＤＩＭＭカード１７のＩ
Ｄ番号を読み取るとともにＲＯＭ１８中の表２を参照す
ることによって、各信号線の最適な出力電流値を得るこ
とができる。ＰＯＳＴは、各信号線の出力電流が所望の
値になるように、セレクタ部３３に命令を送る。セレク
タ部３３は該命令に応じて各ドライバ部３２中の減勢す
るバッファの個数を決める。
を調整する前提として、各種のＤＩＭＭカードがＤＩＭ
Ｍスロット１６に装着された場合における各信号線（Ｒ
ＡＳ，ＣＡＳ，ＷＥ，ＭＡ）の最適な出力電流値を知る
必要がある。しかしながら、一般的には、最適な出力電
流値はＤＩＭＭカードの仕様として提供されてはいな
い。何故なら、ＤＩＭＭカードの記憶容量やチップ構成
（若しくはバンク数）に応じてドライブ能力が影響を受
けるという現象自体は図８や［従来の技術］の項で述べ
たように既に確認できたが、その最適値は、ＰＣ１内部
の他のハードウェア（例えばメモリ・コントローラ１
３，標準メモリ１５，メモリ・バス２０など）との組合
せに定まるからである。そこで、本発明者らは、各種Ｄ
ＩＭＭカード１７を装着したときの各信号線の最適な出
力電流値を予め実験的に調べておき、ＤＩＭＭカードの
ＩＤ番号ごとに管理するべく、表２に示すようなテーブ
ルにしてＲＯＭ１８の中に予め格納しておくようにし
た。したがって、ＰＯＳＴは、ＤＩＭＭカード１７のＩ
Ｄ番号を読み取るとともにＲＯＭ１８中の表２を参照す
ることによって、各信号線の最適な出力電流値を得るこ
とができる。ＰＯＳＴは、各信号線の出力電流が所望の
値になるように、セレクタ部３３に命令を送る。セレク
タ部３３は該命令に応じて各ドライバ部３２中の減勢す
るバッファの個数を決める。
【００５２】
【表２】
【００５３】このようにして諸々の設定処理が終了する
と、メモリを使用可能な状態にして（ステップＳ３
４）、ＰＯＳＴの次のルーチン（ＤＲＡＭのテスト（ス
テップＳ４０））に移行する。
と、メモリを使用可能な状態にして（ステップＳ３
４）、ＰＯＳＴの次のルーチン（ＤＲＡＭのテスト（ス
テップＳ４０））に移行する。
【００５４】Ｄ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。本実施例では、メモリ・コントローラに特
化して本発明の内容を説明してきたが、これはメモリ・
アクセス・タイムを短縮化するという目的に則ったに過
ぎない。同様の問題が他のデバイスについて発生すれ
ば、当然本発明は適用可能である。要するに、例示とい
う形態で本発明を開示してきたのであり、限定的に解釈
されるべきではない。本発明の要旨を判断するために
は、冒頭に記載した特許請求の範囲の欄を参酌すべきで
ある。
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。本実施例では、メモリ・コントローラに特
化して本発明の内容を説明してきたが、これはメモリ・
アクセス・タイムを短縮化するという目的に則ったに過
ぎない。同様の問題が他のデバイスについて発生すれ
ば、当然本発明は適用可能である。要するに、例示とい
う形態で本発明を開示してきたのであり、限定的に解釈
されるべきではない。本発明の要旨を判断するために
は、冒頭に記載した特許請求の範囲の欄を参酌すべきで
ある。
【００５５】
【発明の効果】以上詳記したように、本発明に係るメモ
リ・アクセス制御装置及びメモリ・アクセス制御方法よ
れば、記憶容量やメモリ・チップの配列が異なる多種類
の増設メモリ（ＤＩＭＭカード）を装着しても、メモリ
・コントローラの各出力信号線（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＭＡ）の信号波形やタイミングを動的に補償するこ
とができる。
リ・アクセス制御装置及びメモリ・アクセス制御方法よ
れば、記憶容量やメモリ・チップの配列が異なる多種類
の増設メモリ（ＤＩＭＭカード）を装着しても、メモリ
・コントローラの各出力信号線（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＭＡ）の信号波形やタイミングを動的に補償するこ
とができる。
【００５６】本発明の開発段階におけるメリットは、ダ
ンパ抵抗や終端回路を各種ＤＩＭＭカードに対応して調
整する必要がなくなる点である。したがって、その分、
開発期間を短縮し、開発費用を節約することができる。
また、各種検証試験も、ＤＩＭＭカードの有無を考慮せ
ず実施できるので、確認試験のための期間や費用も節約
することができる。
ンパ抵抗や終端回路を各種ＤＩＭＭカードに対応して調
整する必要がなくなる点である。したがって、その分、
開発期間を短縮し、開発費用を節約することができる。
また、各種検証試験も、ＤＩＭＭカードの有無を考慮せ
ず実施できるので、確認試験のための期間や費用も節約
することができる。
【００５７】本発明の量産段階におけるメリットは、例
えば［従来の技術］の項で述べた解決法２に比しコスト
を低減できる点である。また、解決法１に比し、ばらつ
きのない安定したマシンを製造することができる。ま
た、メモリ・コントローラの各出力信号の時間マージン
や電圧マージンが増大するので製造歩留りが向上し、量
産コストがさらに低減する。また、出荷検査時にＤＩＭ
Ｍカードを検査しなくて済む。
えば［従来の技術］の項で述べた解決法２に比しコスト
を低減できる点である。また、解決法１に比し、ばらつ
きのない安定したマシンを製造することができる。ま
た、メモリ・コントローラの各出力信号の時間マージン
や電圧マージンが増大するので製造歩留りが向上し、量
産コストがさらに低減する。また、出荷検査時にＤＩＭ
Ｍカードを検査しなくて済む。
【００５８】本発明の市場段階におけるメリットは、Ｐ
ＣはＤＩＭＭカードの種類に拘らず一定の品質が保たれ
ることになる点である。
ＣはＤＩＭＭカードの種類に拘らず一定の品質が保たれ
ることになる点である。
【図１】図１は、本発明の実施に供されるパーソナル・
コンピュータ（ＰＣ）１の主要なハードウェア構成要素
の結合関係を示したブロック図である。
コンピュータ（ＰＣ）１の主要なハードウェア構成要素
の結合関係を示したブロック図である。
【図２】図２は、本実施例に係るメモリ・コントローラ
１３の内部構成を概略的に示した図である。
１３の内部構成を概略的に示した図である。
【図３】図３は、本実施例に係るＰＣ１で利用されるＰ
ＯＳＴプログラムの全体的なフローを示した図である。
ＯＳＴプログラムの全体的なフローを示した図である。
【図４】図４は、ＤＲＡＭの設定ルーチンの詳細なフロ
ーを示した図である。
ーを示した図である。
【図５】図５は、ＰＣのうちメモリ（標準メモリ及びＤ
ＩＭＭカード）周辺の構成要素を模式的に図解した図で
ある。
ＩＭＭカード）周辺の構成要素を模式的に図解した図で
ある。
【図６】図６は、メモリ・リード動作の様子をタイムチ
ャートで示した図である（但し、ＲＡＳ，ＣＡＳ，ＷＥ
の各信号はアクティブ・ロー）。
ャートで示した図である（但し、ＲＡＳ，ＣＡＳ，ＷＥ
の各信号はアクティブ・ロー）。
【図７】図７は、信号波形の整形やタイミング調整をす
るための従来例を示した図である。
るための従来例を示した図である。
【図８】図８は、ＤＩＭＭスロットに装着したＤＩＭＭ
カードの容量に応じてメモリ・コントローラの出力信号
の波形やタイミングが変動する、ということを模式的に
示した検証データである。
カードの容量に応じてメモリ・コントローラの出力信号
の波形やタイミングが変動する、ということを模式的に
示した検証データである。
【図９】図９は、８ＭＢで１バンク方式及び２バンク方
式それぞれにおけるメモリ・チップの配列を模式的に示
した図である。
式それぞれにおけるメモリ・チップの配列を模式的に示
した図である。
【図１０】図１０は、メモリ・コントローラのドライブ
能力を維持するための従来例を示した図である。
能力を維持するための従来例を示した図である。
１…パーソナル・コンピュータ、１１…ＣＰＵ、１２…
プロセッサ・バス、１３…メモリ・コントローラ、１４
…ＩＳＡバス・コントローラ、１５…標準メモリ、１６
…ＤＩＭＭソケット、１７…ＤＩＭＭカード、１８…Ｒ
ＯＭ、１９…ゲート回路、２０…メモリ・バス、２１…
ＩＳＡバス、３１…コントロール部、３２…ドライバ
部、３３…セレクタ部。
プロセッサ・バス、１３…メモリ・コントローラ、１４
…ＩＳＡバス・コントローラ、１５…標準メモリ、１６
…ＤＩＭＭソケット、１７…ＤＩＭＭカード、１８…Ｒ
ＯＭ、１９…ゲート回路、２０…メモリ・バス、２１…
ＩＳＡバス、３１…コントロール部、３２…ドライバ
部、３３…セレクタ部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大 石 真 士 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 野 村 雅 彦 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内
Claims (7)
- 【請求項１】標準メモリの他に増設メモリを装着可能な
コンピュータ・システムに用いられ、１以上の信号線に
よって該メモリへのアクセスを制御するためのメモリ・
アクセス制御装置において、装着された増設メモリの識
別データを読み取るための識別手段と、該識別データに
基づいて前記各信号線の最適な出力電流値を判別する判
別手段と、該判別結果に基づいて前記各信号線の出力電
流を調整する手段とをさらに具備することを特徴とする
メモリ・アクセス制御装置 - 【請求項２】標準メモリの他に増設メモリを装着可能な
コンピュータ・システムに用いられ、１以上の信号線に
よって該メモリへのアクセスを制御するためのメモリ・
アクセス制御装置において、 装着された増設メモリの識別データを読み取るための識
別手段と、 識別データと前記各信号線の最適な出力電流値との関係
を予め格納しておき、該格納されたデータに基づいて各
信号線の最適な出力電流値を判別する判別手段と、 各信号線の出力電流値を調整可能な調整手段と、 該判別結果に基づいて前記調整手段を制御する制御手段
と、をさらに具備することを特徴とするメモリ・アクセ
ス制御装置 - 【請求項３】前記増設メモリはＤＩＭＭ（Dual Inline
Memory Module）カードであり、その識別データとはＩ
Ｄ番号のことである請求項１又は請求項２のいずれかに
記載のメモリ・アクセス制御装置 - 【請求項４】前記各信号線は、ＲＡＳ信号、ＣＡＳ信
号、ＷＥ信号、メモリ・アドレス・バスを含むことを特
徴とする請求項１又は請求項２のいずれかに記載のメモ
リ・アクセス制御装置 - 【請求項５】標準メモリの他に増設メモリを装着可能な
コンピュータ・システムに用いられ、１以上の信号線に
よって該メモリへのアクセスを制御するためのメモリ・
アクセス制御方法において、 装着された増設メモリの識別データを読み取るための識
別段階と、 該識別データに基づいて前記各信号線の最適な出力電流
値を判別する判別段階と、 該判別結果に基づいて前記各信号線の出力電流を調整す
る段階と、をさらに具備することを特徴とするメモリ・
アクセス制御方法 - 【請求項６】前記コンピュータ・システムの電源投入時
に前記各段階を実行することを特徴とする請求項５に記
載のメモリ・アクセス制御方法 - 【請求項７】ＣＰＵと、標準メモリと、複数種類の増設
メモリを装着するためのスロットと、前記標準メモリ及
び前記スロットに連結した１以上の信号線を介して標準
メモリ及び増設メモリへのアクセスを制御するためのメ
モリ・コントローラと、ＲＯＭと、その他の周辺デバイ
スを含むコンピュータ・システムにおいて、前記各信号
線の最適な出力電流値を増設メモリの種類と関連付けて
前記ＲＯＭの中に格納したことを特徴とするコンピュー
タ・システム
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101059A JPH08305629A (ja) | 1995-04-25 | 1995-04-25 | メモリ・アクセス制御装置及びメモリ・アクセス制御方法、コンピュータ・システム |
| US08/637,996 US5727182A (en) | 1995-04-25 | 1996-04-25 | Method and apparatus for adjusting output current values for expansion memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101059A JPH08305629A (ja) | 1995-04-25 | 1995-04-25 | メモリ・アクセス制御装置及びメモリ・アクセス制御方法、コンピュータ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08305629A true JPH08305629A (ja) | 1996-11-22 |
Family
ID=14290550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101059A Pending JPH08305629A (ja) | 1995-04-25 | 1995-04-25 | メモリ・アクセス制御装置及びメモリ・アクセス制御方法、コンピュータ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5727182A (ja) |
| JP (1) | JPH08305629A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6819598B2 (en) | 2002-10-25 | 2004-11-16 | International Business Machines Corporation | Memory module self identification |
| JP2004334879A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | メモリシステム及び方法 |
| JP2006318242A (ja) * | 2005-05-13 | 2006-11-24 | Kyocera Mita Corp | 負荷制御装置 |
| JP2007025869A (ja) * | 2005-07-13 | 2007-02-01 | Brother Ind Ltd | 電子機器、画像形成装置 |
| WO2012095980A1 (ja) * | 2011-01-13 | 2012-07-19 | 富士通株式会社 | メモリコントローラ、及び情報処理装置 |
| US9401870B2 (en) | 2012-11-07 | 2016-07-26 | Fujitsu Limited | Information processing system and method for controlling information processing system |
| JP2021068172A (ja) * | 2019-10-23 | 2021-04-30 | キヤノン株式会社 | 情報処理装置および情報処理装置の制御方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10134563A (ja) * | 1996-10-31 | 1998-05-22 | Fujitsu Ltd | メモリ駆動回路 |
| US6081862A (en) * | 1998-08-26 | 2000-06-27 | International Business Machines Corporation | Switching system for optimization of signal reflection |
| US6496911B1 (en) * | 1998-10-02 | 2002-12-17 | International Business Machines Corporation | Apparatus for memory bus tuning and methods therefor |
| JP4409681B2 (ja) | 1999-10-20 | 2010-02-03 | 株式会社東芝 | 情報処理装置及び情報処理装置のメモリ制御方法 |
| JP2001265708A (ja) * | 2000-03-16 | 2001-09-28 | Toshiba Corp | 電子機器及び電子機器の基板 |
| US6745268B1 (en) * | 2000-08-11 | 2004-06-01 | Micron Technology, Lnc. | Capacitive multidrop bus compensation |
| US7127622B2 (en) * | 2003-03-04 | 2006-10-24 | Micron Technology, Inc. | Memory subsystem voltage control and method |
| DE10335132B3 (de) * | 2003-07-31 | 2004-12-09 | Infineon Technologies Ag | Speicheranordnung eines Computersystems |
| JP4610235B2 (ja) * | 2004-06-07 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 階層型モジュール |
| US20070047327A1 (en) * | 2005-08-31 | 2007-03-01 | Micron Technology, Inc. | Erase method for flash memory |
| JP4234766B1 (ja) * | 2007-10-31 | 2009-03-04 | 株式会社東芝 | 電子機器およびその制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237674A (en) * | 1987-04-11 | 1993-08-17 | Apple Computer, Inc. | Self identifying scheme for memory module including circuitry for identfying accessing speed |
| US5179686A (en) * | 1990-08-16 | 1993-01-12 | Ncr Corporation | Method for automatically detecting the size of a memory by performing a memory warp operation |
-
1995
- 1995-04-25 JP JP7101059A patent/JPH08305629A/ja active Pending
-
1996
- 1996-04-25 US US08/637,996 patent/US5727182A/en not_active Expired - Fee Related
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| US9292424B2 (en) | 2011-01-13 | 2016-03-22 | Fujitsu Limited | Memory controller and information processing apparatus |
| US9401870B2 (en) | 2012-11-07 | 2016-07-26 | Fujitsu Limited | Information processing system and method for controlling information processing system |
| JP2021068172A (ja) * | 2019-10-23 | 2021-04-30 | キヤノン株式会社 | 情報処理装置および情報処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5727182A (en) | 1998-03-10 |
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