TWI261269B - Memory system mounted directly on board and associated method - Google Patents

Description

1261269 九、發明說明： 本申請案主張2003年5月2曰申請之韓國專利申請案第 韻75號之優先權，該案以引用的方式併人本文中。 【發明所屬之技術領域】 本發"明係關於V ,一 4φ ^ Lc 禋直接女置於主板上的改良型記憶系統 及其相關方法。 【先前技術】 多數電腦系統允許使用記憶模組進行記憶擴展。記憶模 組—如單排記憶模組（SIMM)及/或雙排記憶模組（dimm)— 是小的緊密電路板，其被設計成以輕易地連接至安置在一 主電路或主板上之擴展插槽中。 圖1及圖2係電腦系統100之記憶體架構的圖式。參見圖1 及圖2，-系統1〇〇包括由一記憶控制器1〇4所控制之複數個 記憶模組106。I亥記憶控制器！ 〇4控制與記憶模組ι %相關之 讀取及寫入操作。該記憶控制器1〇4安置在主板ι〇2上。記 憶控制器104之操作為熟習此項技術者所熟知且將不再進 一步論述。 該記憶模組Γ06常常包括邊緣連接器114，該等邊緣連接 器包含複數個接觸焊墊116。該等接觸焊塾116通常存在於 模組106之兩側處。諸如插槽112之複數個容器安置在主板 1〇2上。插槽112接收邊緣連接器114，藉此將主板ι〇2電輕 接至記憶模組1〇6。更特定言之，插槽112將被排定在主板 102上之執線電耦接至被排定在記憶模組ι〇6上之軌線。 記憶模組106包括複數個記憶裝置1〇8。舉例而言，該等 92815.doc 1261269 圮fe裝置108是動態隨機存取記憶體（dram)或同步動態隨 機存取Z 體（SDRAM)。一緩衝器丨丨〇控制並緩衝其自記憶 存工制杰104所接收到白勺# +及位址（C/A)。複數個記憶裝置 108及C/A緩衝器110安置在記憶模組1〇6上。 吼號執線被排定在主板1〇2與記憶模組1〇6上。該等訊號 執線可包括貧料匯流排Dq、系統時脈訊號C/A匯流 排。己丨思衣置1〇8及緩衝器110藉由安置在主板1〇2上之對應 插槽112接收來自一控制器1〇4之訊號。 在任意記憶體架構中，維持位址、控制及時脈訊號之訊 號完整性是重要的。隨著操作頻率因傳輸線效應（包括訊號 反射）而增加，維持訊號完整性變得更加困難。 在傳輸線理論中，在主板102與模組1〇6之間藉由插槽U2 之連接稱為短線負載。短線負載引起傳輸不連續性，該不 連續性會導致訊號反射且最終不利地影響訊號完整性。 參見圖1-3，一諸如資料匯流排Dq之訊號軌線被排定在 主板102上。—訊號軌線302藉由插槽3 12電耦接至一被排定在 模組106上之訊號軌線304。但是插槽3 12在訊號軌線302與 式號軌線3 0 4之間引起不連續性3 〇 6。該不連續性3 〇 6導致了 訊號之一部分反射回注入雜訊，以及減少了時序容限 (timing margin)及電壓窗。 蒼見圖4 ’記憶模組406中之短線電阻器4丨6減少了訊號反 射。該等短線電阻器416改良了記憶體讀取及寫入操作。由 於短線電阻器416之值增加以減少反射，因而其中之電壓降 增大衰減了訊號電壓。衰減之訊號電壓減少了電壓窗。且 92815.doc 1261269 短線電阻器4 1 6可導致使訊號延遲之RC寄生負載。 因此’需要一能夠處理與既有記憶系統相關之缺點的記 憶系統。 【發明内容】 本發明提供一種處理因傳輸線效應而產生的訊號降級之 改良型σ己丨思糸統。该改良型記憶系統包括一第一緩衝器、 輕接至該第一緩衝器的至少一第一記憶裝置及複數個訊號 執線。該第一緩衝器及該記憶裝置安置在一主板上。同樣 地’該等複數個訊號軌線被排定（r〇ute)在該主板上。如此 做法消除了會導致訊號反射之短線負載（stub 1〇ad)，該等短 線負載又會導致訊號降級。 【實施方式】 圖5是一根據本發明之記憶系統的俯視圖。圖6是圖$所示 記憶系統之方塊圖。參見圖5及圖6,記憶系統5〇〇包括一控 制複數個§己憶體分級（mem〇ry rank)5 16之記憶控制器5〇4。 该兄憶控制蒭504控制與記憶體分級5丨6相關之讀取及寫入 操作。記憶控制器504安置在主板502上。記憶控制器5〇4 之結構及麵作為熟習此項技術者所熟知且將不再進一步論 述° 複數個記憶體分級516直接安置在主板5〇2上。意即，不 存在如糸統1 00中所存在之獨立記憶模組丨〇6。 每一义憶體分級包括耦接至一緩衝器5丨0之複數個記憶 裝置508。該等記憶裝置508直接安置在主板502上。舉例而 口 每σ己丨思裝置508是一 DRAM或SDRAM。記憶裝置508 92815.doc 1261269 之結構及操作為熟習此項技術者所熟知且將不再進一步論 述。 緩衝器51 0控制並緩衝其自記憶控制器5〇4所接收到的指 令及位址。該緩衝器5 1 0可為一指令及位址缓衝器。緩衝器 510安置在主板502上。緩衝器51〇可包括反相器、驅動器及 其類似物，以允許該緩衝器藉由自控制器5〇4所接收的指令 及位址訊號來驅動該等複數個記憶裝置5〇8。緩衝器5丨〇之 結構及操作為熟習此項技術者所熟知且將不再進一步論 述。 訊號軌線被排定在主板502上。該等訊號軌線可包括如圖 5及圖6所示之資料匯流排DQ、系統時脈訊號clk及指令與 位址匯流排C/A。 系統500操作方式如下。控制器產生指令及位址訊號，指 令及位址訊號係經由被排定在主板5〇2上之^號軌線而傳 运至指令及位址緩衝器510。複數個記憶裝置5〇8接收來自 才工制态504炙主板上之其他電路（未描繪在圖5或圖6中）的資 料訊號DQ及系統時脈訊號CLK。若指令訊號表示一讀取操 作二則記憶裝置508將提供自位址訊號指#之對應記憶單元 所項取之貝料，藉此回應系統時脈訊號clk。若指令訊號 表不-寫人#作’則記憶裝置⑽將寫人資料至位址訊號指 不之對應。己k單元，藉此回應系統時脈訊號。 系統50_由消除記憶模組來消除導致訊號反射之短線 負載右然α己丨思模組，則無需會引起傳輸線不連續性之插 槽。若無傳輸線不連續性，則可不存在以吾人上文所論述 92815.doc 1261269 之方式來降級訊號完整性之訊號反射。 圖7疋一種根據本發明之記憶系統7 0 0之側視圖。參見圖 7，系統700包括複數個記憶體分級5丨6及早些參照圖$及圖6 所淪述之控制态5 04。該等複數個記憶體分級5丨6及該控制 器504安置在主板502上。 然而，與系統500不同，系統7〇〇包括一記憶模組7丨6。該 記憶模組71 6可包括一包含複數個接觸焊墊（未圖示）之邊緣 連接态714、袓數個記憶裝置（7〇8)、一模組板（7〇6)及一 緩衝器（710)。該等接觸焊墊通常存在於板7〇6之兩側處。諸 如插彳日712之複數個谷斋安置在主板5〇2上。插槽712容納邊 緣連接器714,藉此將主板502電耦接至記憶模組716。更特 定言之，插槽712將被排定在主板502上之執線電耦接至被 排定在模組板706上之執線，使得將記憶模組716耦接至主 板502及控制器504。 圯憶模組71 6包括複數個記憶裝置7〇8。舉例而言，該等 記憶裝置7〇8_是DRAM及SDRAM。—、緩衝器7 i 〇控制並緩衝 其自記憶控制器504所接收之指令及位址。該等複數個記憶 裝置708及該緩衝器71〇安置在模組板7〇6上。 在—實施例中，記憶模組716定位在離控制器5〇4最遠 處。由於自主板502上之訊號執線不存在分支點，因而這様

做削除了訊號反射。意即’該分支點導致一訊號向如自Z 分支點發出之點同樣多的方向轉移’例如兩個或兩個以上 ::方向。由於在分支點處-特徵阻抗(Z0)之失配，因而可 能出現不希望出現之訊號反射。 92815.doc -10- 1261269 控制裔504與記憶模組7 1 6之間的訊號路徑自該控制器 5 04延伸至圯憶體708、至該記憶模組716。由於該記憶體7〇8 直接焊接在板706上，所以在該分支點處不存在訊號分支， 因此無訊號反射。另一方面，若記憶模組716定位在控制器 504與記憶體分級516之間，則連接器插槽必須位於引起短 線之訊號軌線或來自模組執線的分支之間。該分支會引起 訊號反射。 圖8疋一根據本發明之記憶系統8〇〇的侧視圖。系統8〇〇 貫質上相似於系統700，除了系統8〇〇可包括兩個或兩個以 上記憶模組716而非單一記憶模組716之外。因為一分支指 出自主板502之存在，所以系統8〇〇會呈現出一些與圖丄所示 之系統100相關的缺點。該，分支點可導致不希望存在之訊號 反射，其可不利地影響訊號完整性。儘管如此，系統8〇〇 藉由直接在主板502上安置複數個記憶體分級來將訊號降 級減少到最低。 圖9是一根據本發明之記憶系統9〇〇之實施例的俯視圖。 系統900實質上相似於在每一記憶體分級516中外加一鎖相 迴路（PLL)520之系統5〇〇。該PLL 520能夠產生一回應系統 時脈CLK之第一時脈lstCLKQpLL 520提供IstCLK訊號至其 對應記憶裝置5〇8。藉由添加PLL 520，系統900避免了必須 自記憶控制器504將系統時脈分別投送至每一記憶裝置 508。在另一實施例中，pLL 520同樣可由一類似於該pLL 520操作之延遲鎖定迴路（DLL)代替。意即，該dLL能夠產 生回應系統時脈CLK之IstCLK且將該IstCLK提供給其對應 92815.doc -11 - 1261269 記憶裝置508。 圖10是一根據本發明之記憶系統1000之實施例的俯視 圖。系統1000實質上相似於外加一記憶模組716之系統 900。該記憶模組71 6實質上如前文參照圖7所述來操作。記 憶模組716包括一能夠產生一回應系統時脈CLK之第一時 脈IstCLK之PLL 720及一模組板7〇6。pLL 72〇為其在記憶模 組716上之對應記憶裝置7〇8提供lstCLK訊號。藉由添加 PLL 720，系統1〇〇〇避免必須自記憶控制器5〇4分別給每一 記憶裝置508、708投送系統時脈。在另一實施例中，}>1^52〇、 720同樣地可由一與PLL 52〇、72〇相似操作之延遲鎖定迴路 (DLL)代替。意即，該DLL能夠產生回應系統時脈clk之

IstCLK且將該lstCLK提供給其對應記憶裝置5〇8、7〇8。 在一實施例中，至少一第一記憶裝置708藉由一被排定在 主板上之第一指令及位址執線來接收自指令及位址緩衝器 所輸出之指令及位址訊號。在一實施例中，第一指令及位 址訊號執線被排列成實質上垂直於第二指令及位址訊號軌 線。 已况明iM田述了吾人之發明的原理，對於熟習此項技術 者應更為I易理解，彳以不脫離此等原理之排列及細節來 改本舍明。吾人主張所有修改均在隨附申請專利範圍之 精神及範疇内。 【圖式簡單說明】 圖1是一記憶系統之俯視圖。 圖2是圖1所示記憶系統之侧視圖。 92815.doc -12- 1261269 圖3是與圖1所示系統相關 θ 得輪線圖式。 圖4是一記憶系統之俯視圖。 圖5是一根據本發明之記憶系統的實施例之俯視圖 圖6是圖5所示記憶系統之方塊圖。 固7疋根據本發明之記憶系統的實施例之側視圖。 圖8疋一根據本發明之記憶系統的實施例之側視圖。 圖9是一根據本發明之記憶系統的實施例之俯視圖。 圖10是一根據本發明之記憶系統的實施例之俯視圖。 【主要元件符號說明】 100 電腦系統 102 主板 104 記憶控制器 106 記憶模組 108 記憶裝置 110 緩衝器 112 ϋ槽 114 邊緣連接器 116 接觸焊墊 302 訊號執線 304 訊號執線 306 不連續性 312 插槽 406 記憶模組 416 短線電阻器 9^8i5.d〇c 13 1261269 500 記憶系統 502 主板 504 記憶控制器 508 記憶裝置 510 緩衝器 516 記憶體分級 520 鎖相迴路（PLL) 700 記憶系統 706 模組板 708 記憶裝置 710 C/A緩衝器 712 插槽 714 邊緣連接器 716 記憶模組 720 鎖相迴路（PLL) 800 j己憶糸統 900 記憶系統 1000 記憶系統 92815.doc -14-

Claims (1)

1261269 十、申請專利範圍·· 1. 一種記憶系統，其包含·》 一第一缓衝器，其安置在一主板上； 至少一第一記憶裝置，其耦接至該第一缓衝器且安置 在该主板上；及 &數個訊唬軌線，該等複數個訊號軌線被排定在該主 板上以接至該第一緩衝器及該至少一第一記憶裝置。 2·如申請專利範圍第1項之記憶系統，其中該第一緩衝器是 此夠用位址及指令訊號來驅動該至少一第一記憶裝置 之指令及位址緩衝器。 3 ·如申請專利範圍第2項之記憶系統，其中該指令及位址緩 衝器藉由一被排定在該主板上之第一指令及位址訊號執 線來接收一指令及位址訊號。 4·如申請專利範圍第3項之記憶系統， 其中該至少一第一記憶裝置藉由一被排定在該主板上 之第二指令及位址訊號執線來接收自該指令及位址緩衝 器所輸出之該等指令及位址訊號；及 其中該第一指令及位址訊號執線被排列成實質上垂直 於該第二指令及位址訊號軌線。 5 ‘如申請專利範圍第1項之記憶系統，其中該至少一第一記 憶裝置是一 DRAM與SDRAM之一。 6.如申請專利範圍第1項之記憶系統，其中該至少_第一記 憶裝置藉由被排定在該主板上之對應資料及時脈訊號執 線來接收一資料訊號及一時脈訊號。 92815.doc 1261269 7.如申請專利範圍第1項之記憶系統，其包含藉由一安置在 該主板上之插槽而電耦接至一記憶控制器的至少一記憶 模組。 〜 8·如申請專利範圍第7項之記憶系統，其中該至少一記憶模 組包含： 〜、 弟-緩衝器’其安置在該至少—記憶模組之一模组 板上；及 ' ' 1至少—第二記憶裝置，其安置在該至少-記憶模組之 該模組板上且耦接至該第二緩衝器。 9. 如申請專利範圍第8項之記憶系統，其中該至少一第二記 憶裝置是一 DRAM與SDRAM之一。 10. 如申請專利範圍第7項之記憶系統，其中該至少一記憶模 組比該至少-第—記憶裝置離該主板上之該記憶控制器 更遠。 11. 如申請專利範圍第i項之記憶系統，其包含一鎖相迴路， 該鎖相迴路係安置在該主板上且能夠在—第二時脈軌線 上產生一第一時脈訊號，以回應一第一時脈軌線上之一 系統時脈訊號，其中該至少一第一記憶裝置同步於該第 一時脈訊號。 12. 如申請專利範圍第!項之記憶系統，其包含一延遲鎖定迴 路亥延遲鎖定迴路安置在該主板上且能夠纟一第二時 脈軌線上產生—第—時脈訊號，以回應-第-時脈轨線 上之系統日τ脈訊號，其中該至少一第一記憶裝置操作 同步於該第一時脈訊號。 92815.doc 1261269 Π.如申請專利範圍第u項之記憶系統，其中用於該系統時 脈訊號之該第一時脈執線被排列成實質上垂直於用於該 第一時脈訊號之該第二時脈軌線。 14·如申請專利範圍第12項之記憶系統，其中用於該系統時 脈Λ號之5亥弟一時脈執線被排列成實質上垂直於用於該 第一時脈訊號之該第二時脈軌線。 1 5 · —種記憶系統，其包含： 直接安置在一主板上之至少一記憶體分級；及 被排定在該主板上之該至少一記憶體分級上之複數個 訊號軌線。 16 ·如申睛專利範圍第15項之記憶系統，其中該至少一記憶 體分級包含： 至少一第一記憶裝置；及 一第一緩衝器，其能夠藉由被排定在該主板上之對應 訊號執線來驅動位址及指令訊號至該至少一第一記憶裝 置。 一 1 7 ·如申睛專利範圍第16項之記憶系統，其中該至少一第一 緩衝器藉由一被排定在該主板上之第一指令及位址訊號 軌線來接收一指令及位址訊號。 1 8.如申請專利範圍第17項之記憶系統， 其中該至少一第一記憶裝置藉由一被排定在該主板上 之第二指令及位址訊號執線來接收自該至少一第一緩衝 為'所輸出的該指令及位址訊號；及 其中該第一指令及位址訊號軌線被排列成實質上垂直 92815.doc 1261269 於該第二指令及位址訊號軌線。 19. 20. 21. 22. 23. 24. 25. 如申請專利範圍第17項之記憶系統，其中該至 一 藉由被排定在該主板上對應資料及時脈訊號軌 線采接收一資料訊號及一時脈訊號。 如:請專利範圍第17項之記憶1统，其中該至少一第一 5己憶裝置是一 DRAM與SDRAM之一。 如申請專利範圍第20項之記憶系統，#包含—鎖相迴 路，該鎖相迴路能夠在一第二時脈軌線上產生—第一時 ::號’以回應-第-時脈執線上之-系統時脈訊號^ ，、中該至少-第-記憶裝置操作同步於該第一時脈訊 號。 如申請專利範圍第20項之記憶系統，其包含—延遲鎖定 迴路，該延遲鎖定迴路能夠在―第二時脈軌線上產生— 第一時脈訊號以回應-第-時脈軌線上之—系統時脈訊 號’其中該至少-第-記憶裝置同步於該第—時脈訊號。 如申請專利範圍第21項之記憶I统，其中用㈣系統時 脈訊號之該第一時脈軌線被排列成實質上垂直於用於該 第一時脈訊號之該第二時脈執線。 女申μ專利範圍第22項之吕己憶系、统，其中用於該系統時 脈訊號之該第一時脈執線被排列成實質上垂直於用於該 第一時脈訊號之該第二時脈軌線。 如申請專利範圍第1 8項之記憶系統，其包含： 一記憶模組；及 女置在该主板上且能夠容納該記憶模組之容器。 92815.doc -4- 1261269 專利範圍第〜憶系統，其中該記憶 數個第二記憶裝 置安及置在該記德模組之一模組板上之複 女置在該記憶模組之該 數個第二記悴f置t 1… 且能夠驅動該等複 u衣置之弟二緩衝器。 2入如申請專利範圍第25項之 门广 心糸統，其包含一能夠產哇 統時脈之第—時脈的鎖相迴路，其中該特 固弟一己憶裝置操作同步於該第—時脈。 28·如申請專利範圍第25項之記 一 心系、、充，其包含一能夠產生 口應一糸統時脈之第_本 々… 蛉脈的延遲鎖定迴路，其中該 寺稷數個第二記悻裝置择作 匕U衣置知作冋步於該第一時脈訊 -9.如申請專利範圍第25項之記 儿 w、一贷 L、糸統，其中該容器比該至 乂 一弟一記憶裝置離該主板上之々卜立^ μ 攸上之—圮憶控制器更遠。 3 〇 · —種方法，其包含·· 在主板上安置複數個第一記憶裝置；及 安置—能夠用對應指令及位址訊號來驅動該主板上之 該寺複數個第—記憶裝置的第—指令及位址緩衝器。 31•如申請專利範圍第3G項之方法，其包含自該緩衝哭至該 主板上之該記憶裝置排定一用於該等指令及仗址訊號之 第一訊號執線。 32.如中請專利範圍第31項之方法，其包含自—安置在該主 板上之記憶控制器至該第一指令及位址緩衝器排定一用 於該等指令及位址訊號之第二訊號轨線，其中該第一訊 92815.doc 1261269 ，號軌線實質上垂直於該第二訊號執線。 33·:申請專利範圍第31項之方法，其包含在該主板上安置 、貞相、路’ 5亥鎖相迴路能夠產生一回應該系統時脈之 第一時脈。 34.如申請專利範圍第31項之方法，其包含在該主板上安置 一延遲較迴路，該延遲敎迴路能夠產生—回應該系 統時脈之第一時脈。 35·如申請專利範圍第31項之方法，其包含藉由-安置在該 主板上之谷器來將—記憶模組純至-安置在該主板上 之記憶控制器。 36·如申請專利範圍第叫之方法，其包含： 在一記憶模組之一模組板上安置一第二記憶裝置；及 在X模、、且板上安置一第二指令及位址緩衝器，其中該 模組板藉由一安置在該主板上之插槽耦接至一記憶控制 器。 37·如申請專利範圍第36項之方法，其包含在該主板上安置 =鎖相迴路，該鎖相迴路能夠產生一回應該系統時脈之 第一時脈。 J·如申請專利範圍第”項之方法，其包含在該主板上安置 一延遲鎖定迴路，該延遲鎖定迴路能夠產生一回應該系 統日守脈之第_時脈。 39· 一種記憶系統，其包含： 己U工制為，其直接安置在一主板上且能產生複數 個指令及位址訊號； 92815.doc 1261269 一第一緩衝器，其直接安置在該主板上且能夠接收該 等指令及位址訊號； 至少一第一記憶裝置，其耦接至該第一緩衝器且直接 安置在該主板上；及 複數個訊號執線，該等複數個訊號執線被排定在該主 板上以接至該第一緩衝器及該至少一第一記憶裝置。 4〇· —種記憶系統，其包含： 一記憶控制器，其直接安置在一主板上且能夠產生複 數個指令及位址訊號； 一第一緩衝器，其直接安置在該主板上且能夠接收該 等指令及位址訊號； 至少一第一記憶裝置，其耦接至該第一緩衝器且直接 安置在該主板上；

5玄等複數個第一訊號軌線被排 $ 一緩衝器及該至少一記憶裝 複數個第一訊號軌線，該 定在該主板上以接至該第_ 置；及 1亥等複數個第二訊號軌線被排 第二緩衝器及該至少一第二記 複數個第二訊號執線，該 定在該模組板上以接至該第 憶裝置。 92815.doc 1261269 1 · 種s己憶系統，其包含： 纪憶控制器，其直接安置在一主板上且能夠產生複 數個指令及位址訊號； 一第一緩衝器，其直接安置在該主板上且能夠接收該 等指令及位址訊號； 鎖相迴路，其直接安置在該主板上且能夠接收一時 脈訊號； 至 > 一第一記憶裝置，其耦接至該第一緩衝器且直接 安置在該主板上；及 设數個訊號軌線，該等複數個訊號軌線被排定在該主 板上以接至該第一緩衝器及該至少一第一記憶裝置； "中忒第一記憶裝置同步於自該鎖相迴路所輸出之一 内部時脈訊號。 42· 一種記憶系統，其包含： 一記憶控制器，其直接安置在一主板上且能夠產生複 數個指令及位址訊號； 第緩衝裔，其直接安置在該主板上且能夠接收該 等指令及位址訊號； 一第一鎖相迴路，其直接安置在該主板上且能夠接收 一時脈訊號； 至少一第一記憶裝置，其耦接至該第一缓衝器且直接 安置在該主板上； 至少一記憶模組，其包含一安置在一模組板上且能夠 接收該等指令及位址訊號之第二緩衝器及耦接至該第二 92815.doc 1261269 緩衝器之至少一第二 少一第二記憶袭置比 控制器更遠； 記憶裝置，安置在該主板上之該至 該至少一個第一記憶裝置離該記憶 一第二鎖相迴路 時脈訊號； 其安置在該模組板上且能夠接收該 複數個第一訊號執線， 疋在5亥主板上以接至該第 裝置；及 该荨複數個第一訊號執線被排 一緩衝器及該至少一第一記憶 複數個第二訊號軌線 定在該模组板上之該第 置； ，該等複數個第二訊號執線被排 二緩衝器及該至少一第二記憶裝 其中該第 所輸出之第 於一自該第 a悅i置操作同步於 曰孩弟一鎖相迴路 内部時脈訊號，該第二記憶裝置操作同步 鎖相迴路所輸出之第二内部時脈訊號。 92815.doc