JP6424847B2 - 伝送装置及びこれを備えた画像形成装置 - Google Patents

Description

本発明は、デバイスと複数のＤＤＲメモリーを含む伝送装置に関する。又、この伝送装置を含む画像形成装置に関する。

プリント配線板では、信号線が複数に分岐されることがある。信号線の分岐先での反射により、反射波が生ずることがある。反射波の影響を受け（信号と１又は複数の反射波が重なることにより）、受信される信号の波形が乱れることがある。そこで、以下の特許文献１には、反射の影響を抑える技術の一例が記載されている。

具体的に、特許文献１には、分岐点と第１の信号配線の間に抵抗Ｒ１を配し、分岐点と第２の信号配線の間に抵抗Ｒ２を配し、分岐点と第３の信号配線の間に抵抗Ｒ３を配し、抵抗素子と各信号配線の特性インピーダンスとの関係が分岐元の信号配線から分岐点に向かって信号伝播するときの整合条件と分岐された信号配線の各終端から反射されて逆方向に戻って信号伝播するときの整合条件との双方を満たすようにするプリント配線基板が記載されている。この構成により、分岐点があっても信号伝送波形を良好な波形に保とうとする（特許文献１：要約、請求項１、段落［００１１］等参照）。

特開２００１−０８４０７０号公報

画像形成装置の基板には、ＣＰＵ、ＡＳＩＣのような集積回路や、ＤＤＲメモリーのようなＲＡＭが搭載される。例えば、複数のＲＡＭを搭載する場合、ＲＡＭにデータを書き込む集積回路からＲＡＭへの信号線を分岐し、分岐したそれぞれの信号線を各ＲＡＭに接続する場合がある。

従来、反射の影響を抑えるため、信号線の分岐点から各ＲＡＭまでの信号線を等長とする配線設計がなされている（等長配線）。等長配線では、分岐点から各ＲＡＭまでの信号線のうち、短い方の信号線を長い方の信号線にあわせて等しくする。

基板を小さくすることで製造コストを削減でき、画像形成装置の小型化にもつながる。そのため、基板を今までよりも小型化したいという問題がある。信号線が短いほど基板を小型化しやすい。そこで、等長配線をやめ、基板内の各信号線を短くすることが考えられる。しかし、等長配線をやめると、反射の影響が大きくなるという問題がある。

例えば、信号の電位変化に重なってＲＡＭの端子に反射波が到達すると、大きなオーバーシュートやアンダーシュートが生ずる。そのため、等長配線をやめると、反射波の影響によってＲＡＭの端子の電位が規定の電圧範囲（適正な入力電圧範囲）外となり、異常値となる可能性がある。

なお、特許文献１に記載の技術では、反射波減衰用の終端抵抗を複数追加する必要がある。素子の追加は基板の小型化の妨げとなる。従って、上記の問題を解決することはできない。

本発明は、上記従来技術の問題点に鑑みてなされたものであり、等長配線を行わずに基板の小型化を図るとともに、反射波の影響を軽減する。

上記課題を解決するため、本発明に係る伝送装置は、デバイス、第１ＤＤＲメモリー、第２ＤＤＲメモリー、第１信号線、第２信号線、第３信号線を含む。前記第１ＤＤＲメモリーは、前記デバイスと信号のやりとりを行う。また、前記第２ＤＤＲメモリーも前記デバイスと信号のやりとりを行う。前記第１信号線は、前記デバイスから分岐点までの信号線である。前記第２信号線は、前記分岐点から前記第２ＤＤＲメモリーまでの信号線である。前記第３信号線は、前記分岐点から前記第１ＤＤＲメモリーまでの信号線である。前記第１信号線の伝搬遅延時間である第１伝搬遅延時間をＡ、前記第２信号線の伝搬遅延時間である第２伝搬遅延時間をＢ、前記第３信号線の伝搬遅延時間である第３伝搬遅延時間をＣとする。また、動作クロックの半周期から予め定められたマージン時間を減じた時間をＸ、前記動作クロックの半周期に前記マージン時間を加えた時間をＹとする。そして、前記第１信号線と前記第２信号線と前記第３信号線は、前記第１伝搬遅延時間と前記第２伝搬遅延時間と前記第３伝搬遅延時間の関係が、以下の３つの式の組み合わせのうち、何れかの前記組み合わせを満たす長さである。

本発明によれば、受信側の端子への反射波（反射波のピーク）の到達タイミングと、送信側の端子の信号レベルの変化が受信側の端子に到達するタイミングがずれるように各信号線の長さを定めることができる。従って、等長配線を行わなくても、反射波の影響を減らすことができる。そして、伝送装置や画像形成装置の基板を小型化し、製造コストを下げることができる。

実施形態に係る複合機の一例を示す図である。 実施形態に係る伝送装置の一例を示す図である。 実施形態に係るＡＳＩＣでの信号レベル変化のタイミングのばらつきの一例を示す図である。 実施形態に係る第１の組み合わせに基づく信号線の長さの設定を説明するための図である。 実施形態に係る第２の組み合わせに基づく信号線の長さの設定を説明するための図である。 実施形態に係る第３の組み合わせに基づく信号線の長さの設定を説明するための図である。

以下、図１〜図６を用いて、本発明に係る伝送装置１を含む画像形成装置を説明する。画像形成装置として複合機１００を例にあげて説明する。但し、本実施の形態に記載されている構成、配置のような各要素は、発明の範囲を限定するものではなく単なる説明例にすぎない。

（画像形成装置の概要）
まず、図１に基づき、実施形態に係る複合機１００を説明する。図１は、実施形態に係る複合機１００の一例を示す図である。

複合機１００は、主制御部２（コントローラー基板）を含む。主制御部２は、装置全体の動作を統括し複合機１００の各部を制御する。そして、主制御部２には、ＣＰＵ２１が設けられる。又、主制御部２には、印刷に必要な画像処理を行うＡＳＩＣ２２（デバイスに相当）や、制御用プログラムやデータを記憶するＲＯＭ２３が実装される。また、主制御部２には、第１ＤＤＲメモリー６と第２ＤＤＲメモリー７がＲＡＭとして設けられる。

又、主制御部２は、画像読取部３と通信可能に接続される。画像読取部３は、原稿を読み取り、画像データを生成する。主制御部２は、画像読取部３の動作を制御する。又、主制御部２は、操作パネル４と通信可能に接続される。操作パネル４は、設定用の画面や複合機１００の状態やメッセージを表示する。また、操作パネル４は、操作パネル４に設けられたタッチパネルやハードキーへの使用者の操作を受け付ける。そして、主制御部２は、操作パネル４になされた設定操作内容を認識する。そして、主制御部２は、使用者の設定どおりに動作するように、複合機１００を制御する。

又、複合機１００は、印刷部５を含む。印刷部５は、エンジン制御部５０、給紙部５ａ、搬送部５ｂ、画像形成部５ｃ、定着部５ｄを含む。エンジン制御部５０は、給紙、用紙搬送、トナー像の形成、転写、定着のような印刷関連処理を実際に制御する。エンジン制御部５０と主制御部２は通信可能に接続される。主制御部２は、印刷指示、印刷ジョブの内容、印刷に用いる画像データをエンジン制御部５０に与える。この受信内容に基づき、エンジン制御部５０は、給紙部５ａ、搬送部５ｂ、画像形成部５ｃ、定着部５ｄを制御する。具体的には、給紙、搬送、画像形成、転写、定着に関する各種回転体を回転させ、印刷に関しての制御を行う。

エンジン制御部５０は、用紙を一枚ずつ給紙部５ａに供給させる。エンジン制御部５０は、供給された用紙を、画像形成部５ｃ、定着部５ｄを経て排出トレイ（不図示）まで搬送部５ｂに搬送させる。エンジン制御部５０は、搬送部５ｂにより搬送される用紙にのせるトナー像を画像形成部５ｃに形成させる。また、エンジン制御部５０は、用紙に転写されたトナー像を定着部５ｄに定着させる。搬送部５ｂは、トナー像が定着された用紙を排出トレイに排出する。

又、複合機１００は、通信部２４を含む。通信部２４は、ネットワークに接続するためのインターフェイスである。これにより、主制御部２は、ネットワークを介し、通信できる。通信部２４は、コンピューター２００から画像データのような印刷内容を示すデータと印刷に関する設定を示すデータを含む印刷用データを受信する。主制御部２は、印刷用データに基づく印刷を印刷部５に行わせる。

（伝送装置１）
次に、図２を用いて、実施形態に係る伝送装置１の一例を説明する。図２は、実施形態に係る伝送装置１の一例を示す図である。

主制御部２には、第１ＤＤＲメモリー６（ＤＤＲメモリチップ）と第２ＤＤＲメモリー７（ＤＤＲメモリチップ）が設けられる。また、第１ＤＤＲメモリー６及び第２ＤＤＲメモリー７と通信相手となるデバイスはＡＳＩＣ２２である。以下の説明では、デバイスとしてＡＳＩＣ２２を例に挙げて説明する。デバイスは、ＣＰＵ２１であってもよい。例えば、ＡＳＩＣ２２は、画像処理後の画像データを第１ＤＤＲメモリー６や第２ＤＤＲメモリー７に記憶させる。

第１ＤＤＲメモリー６は、コントローラー基板に実装される。第２ＤＤＲメモリー７のメモリーチップは、基板に設けられたソケット７２に取り付けられたメモリーモジュール基板７１（ＤＩＭＭ基板）に含まれる。複合機１００では、開いている（未使用の）ソケット７２にメモリーモジュール基板７１を差し込むことにより、ＲＡＭを増設することができる。例えば、第１ＤＤＲメモリー６、第２ＤＤＲメモリー７は、３２ビット型のＤＤＲ３メモリーである。

図２は、伝送装置１（ＡＳＩＣ２２、第１ＤＤＲメモリー６、第２ＤＤＲメモリー７）の配線トポロジーの一例を示している。ＡＳＩＣ２２と第１ＤＤＲメモリー６と第２ＤＤＲメモリー７は信号線で接続される。ＡＳＩＣ２２からの信号線は、分岐点Ｐで分岐され、第１ＤＤＲメモリー６と第２ＤＤＲメモリー７のそれぞれに接続される。具体的に、伝送装置１は、ＡＳＩＣ２２から分岐点Ｐまでの信号線である第１信号線Ｌ１と、分岐点Ｐから第２ＤＤＲメモリー７までの第２信号線Ｌ２と、分岐点Ｐから第１ＤＤＲメモリー６までの第３信号線Ｌ３と、を含む。

図２では、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３を便宜上、１本ずつ図示している。ＡＳＩＣ２２と各ＤＤＲメモリーでは複数ビットのＤＱ信号（データ信号）、ＤＱＳ信号（データストローブ信号）のような複数種の信号がやりとりされる。そのため、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の組み合わせは実際には複数ある。

（反射波）
次に、図２を用いて、実施形態に係る伝送装置１での反射波を説明する。なお、以下の説明では、伝送装置１の第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の組み合わせのうち、１つを代表例として説明する。また、以下の説明では、ＡＳＩＣ２２が信号の発信側、第１ＤＤＲメモリー６及び第２ＤＤＲメモリー７が信号の受信側として説明する（ＲＡＭへのデータの書き込み）。

第１信号線Ｌ１の伝搬遅延時間を第１伝搬遅延時間Ａ、第２信号線Ｌ２の伝搬遅延時間を第２伝搬遅延時間Ｂ、第３信号線Ｌ３の伝搬遅延時間を第３伝搬遅延時間Ｃとする。ＡＳＩＣ２２の端子の電位をＬｏｗレベルからＨｉｇｈレベル、又は、ＨｉｇｈレベルからＬｏｗレベルに変化させたき、分岐点Ｐの電位は、ＡＳＩＣ２２の端子の電位の変化から第１伝搬遅延時間Ａ経過したときに変化する。第１ＤＤＲメモリー６の端子の電位は、第１伝搬遅延時間Ａ＋第３伝搬遅延時間Ｃ経過したときに変化する。第２ＤＤＲメモリー７の端子の電位は、第１伝搬遅延時間Ａ＋第２伝搬遅延時間Ｂ経過したときに変化する。

従来、信号線を分岐させるとき、信号による反射の影響を抑えるため、分岐点Ｐから分岐先までの配線を等長にすることが行われてきた。しかし、基板の小型化のため、ＤＤＲに関するインターフェイスを小さくし、配線を短くする必要性が高まっている。しかし、等長配線を崩すと（やめると）、反射の影響が大きくなる。

発信側の端子の信号レベル（電位）の変化が受信側の端子に到達するタイミングと反射波が受信側の端子に到達するタイミングが重なると、オーバーシュートやアンダーシュートが大きくなる。大きなオーバーシュートやアンダーシュートにより、ＤＤＲメモリーの仕様上の規定範囲外の電圧が各ＤＤＲメモリーの端子に入力される場合がある。規定範囲外の電圧の端子への入力は、故障につながる場合がある。

反射が繰り返されるごとに反射波の振幅が小さくなる。そのために、１回反射や２回反射の反射波が受信側の端子に到達するタイミングと、発信側の端子のレベル（電位）の変化が受信側の端子に到達するタイミングが重なると、大きなオーバーシュートやアンダーシュートが生ずるおそれがある。

図２に示す配線トポロジーにおいて、１回反射の反射波が第２ＤＤＲメモリー７に到達するまでの経路は、ＡＳＩＣ２２→分岐点Ｐ→第１ＤＤＲメモリー６（反射）→分岐点Ｐ→第２ＤＤＲメモリー７となる。発信側の端子のレベルが変化してから１回反射の反射波が第２ＤＤＲメモリー７に到達するまでの時間は、第１伝搬遅延時間Ａ（ＡＳＩＣ２２〜分岐点Ｐ）＋第３伝搬遅延時間Ｃ（分岐点Ｐ〜第１ＤＤＲメモリー６）＋第３伝搬遅延時間Ｃ（第１ＤＤＲメモリー６〜分岐点Ｐ）＋第２伝搬遅延時間Ｂ（分岐点Ｐ＋第２ＤＤＲメモリー７）となる。まとめると、発信側の端子のレベルが変化してから１回反射の反射波が第２ＤＤＲメモリー７に到達するまでの時間は、Ａ＋Ｂ＋２Ｃ、となる。

図２に示す配線トポロジーにおいて、１種類目の２回反射の反射波が第２ＤＤＲメモリー７に到達するまでの経路は、ＡＳＩＣ２２→分岐点Ｐ→第２ＤＤＲメモリー７（反射）→分岐点Ｐ→ＡＳＩＣ２２（反射）→分岐点Ｐ→第２ＤＤＲメモリー７となる。発信側の端子のレベルが変化してから１種類目の２回反射の反射波が第２ＤＤＲメモリー７に到達するまでの時間は、第１伝搬遅延時間Ａ（ＡＳＩＣ２２〜分岐点Ｐ）＋第２伝搬遅延時間Ｂ（分岐点Ｐ〜第２ＤＤＲメモリー７）＋第２伝搬遅延時間Ｂ（第２ＤＤＲメモリー７〜分岐点Ｐ）＋第１伝搬遅延時間Ａ（分岐点Ｐ〜ＡＳＩＣ２２）＋第１伝搬遅延時間Ａ（ＡＳＩＣ２２〜分岐点Ｐ）→第２伝搬遅延時間Ｂ（分岐点Ｐ〜第２ＤＤＲメモリー７）となる。まとめると、発信側の端子のレベルが変化してから１種類目の２回反射の反射波が第２ＤＤＲメモリー７に到達するまでの時間は、３Ａ＋３Ｂ、となる。

図２に示す配線トポロジーにおいて、２種類目の２回反射の反射波が第２ＤＤＲメモリー７に到達するまでの経路は、ＡＳＩＣ２２→分岐点Ｐ→第２ＤＤＲメモリー７（反射）→分岐点Ｐ→第１ＤＤＲメモリー６（反射）→分岐点Ｐ→第２ＤＤＲメモリー７となる。発信側の端子のレベルが変化してから２種類目の２回反射の反射波が第２ＤＤＲメモリー７に到達するまでの時間は、第１伝搬遅延時間Ａ（ＡＳＩＣ２２〜分岐点Ｐ）＋第２伝搬遅延時間Ｂ（分岐点Ｐ〜第２ＤＤＲメモリー７）＋第２伝搬遅延時間Ｂ（第２ＤＤＲメモリー７〜分岐点Ｐ）＋第３伝搬遅延時間Ｃ（分岐点Ｐ〜第１ＤＤＲメモリー６）＋第３伝搬遅延時間Ｃ（第１ＤＤＲメモリー６〜分岐点Ｐ）→第２伝搬遅延時間Ｂ（分岐点Ｐ〜第２ＤＤＲメモリー７）となる。まとめると、発信側の端子のレベルが変化してから２種類目の２回反射の反射波が第２ＤＤＲメモリー７に到達するまでの時間は、Ａ＋３Ｂ＋２Ｃ、となる。

本実施形態の伝送装置１では、等長配線を行わない。一方で、等長配線を行わないことによる反射波の影響を避けるため、発信側の端子の信号レベルの変化から反射波が受信側の端子に到達するまでの時間（Ａ＋Ｂ＋２Ｃ、３Ａ＋３Ｂ、Ａ＋３Ｂ＋２Ｃ）を考慮して、ＤＱ信号やＤＱＳ信号を伝達するための第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さを定める（詳細は後述）。

（信号レベル変化のばらつき）
次に、図３を用いて、実施形態に係るＡＳＩＣ２２での信号レベル変化のタイミングのばらつきを説明する。図３は、実施形態に係るＡＳＩＣ２２での信号レベル変化のタイミングのばらつきの一例を示す図である。

まず、ＤＤＲメモリーとのデータのやりとりでは、データ信号線１本に付き、動作クロックの半周期単位で１ビット分のデータ送信がなされる。言い換えると、動作クロックの立ち上がりと立ち下がりの両方のタイミングでデータが送受信される。このように、ＤＤＲメモリーとのデータのやりとりでは、場合により、半周期に１度、データ信号線の信号レベルが変化する。

ここで、ＤＤＲメモリーの通信では、常に半周期の一定値で信号レベルが変化するのではなく、変化時点にある程度のばらつきがある。図３において１点鎖線で示すように、半周期よりも早く信号レベルが変化することもあれば、図３において２点鎖線で図示するように半周期よりも遅く信号レベルが変化することもある。

反射波の影響が少なくなるように第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さを定める場合、信号レベルが変化するタイミングのばらつきも考慮する必要がある。具体的に、本実施形態の伝送装置１では、半周期±６％の範囲で信号レベルの変化タイミングがばらつくものと扱う。例えば、ＤＤＲメモリーの動作周波数が４００ＭＨｚのとき、１周期２５００ｐｓの半分は１２５０ｐｓである。このとき、信号レベルが変化する間隔は、１１７５ｐｓ（１２５０×０．９４）〜１３２５ｐｓ（１２５０×１．０６）の範囲内でばらつく。そして、信号レベルが変化する間隔がばらついても、反射波が受信側の端子に到達するタイミングと、発信側の端子のレベル（電位）の変化が受信側の端子に到達するタイミングが重ならないように、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さを定める。

（関係式に基づく信号線の長さの設定）
次に、図４〜図６を用いて、実施形態に係る伝送装置１での信号線の長さを説明する。図４は、実施形態に係る第１の組み合わせに基づく信号線の長さの設定を説明するための図である。図５は、実施形態に係る第２の組み合わせに基づく信号線の長さの設定を説明するための図である。図６は、実施形態に係る第３の組み合わせに基づく信号線の長さの設定を説明するための図である。

送信側の端子（送信側のＤＱ端子やＤＱＳ端子）の信号レベルの変化が受信側の端子（受信側のＤＱ端子やＤＱＳ端子）に到達する時点と、受信側の端子に反射波が到達する時点が重ならないように、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さを定める。具体的には、以下の３つの組み合わせのうち、いずれかを満たすように、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さを定める。各組み合わせは、３つの式を含む。第１の組み合わせは、式（１）〜（３）を含む。第２の組み合わせは、式（４）〜（６）を含む。第３の組み合わせは、式（７）〜（９）を含む。
（第１の組み合わせ）

（第２の組み合わせ）

（第３の組み合わせ）

各式（１）〜（９）での、Ａは第１伝搬遅延時間、Ｂは第２伝搬遅延時間、Ｃは第３伝搬遅延時間である。Ｘは、信号レベルの変化のばらつきを考慮し、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を減じた時間（最小変化間隔Ｘ、図３参照）である。Ｙは、信号レベルの変化のばらつきを考慮し、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を加算した時間（最大変化間隔Ｙ、図３参照）である。

組み合わせに含まれる各式のＡ＋Ｂ＋２Ｃ、Ａ＋３Ｂ＋２Ｃ、３Ａ＋３Ｂは、送信側の端子の信号レベルが変化したｎ番目（ｎは正の整数。ｎ＝１、２、・・・）の時点を起点（基準時点）とし、１回反射、または、２回反射の反射波が受信側の端子に到達するまでの時間（伝搬遅延時間の合計）を示している。

Ａ．第１の組み合わせについて
第１の組み合わせに含まれる式（１）〜（３）の右項の（Ａ＋Ｂ）＋Ｘは、基準時点から、最小変化間隔Ｘで送信側の端子の信号レベルに変化があり（ｎ＋１番目の信号レベルの変化があり）、その後、受信側の端子にｎ＋１番目の信号レベルの変化が到達するまでの時間を示す。言い換えると、到達する可能性がある時間帯のうち最も早い時点に受信側の端子に信号レベルの変化が到達した場合の基準時点から到達時点までの長さを示している。

第１の組み合わせに基づき各信号線の長さを定めると、ｎ＋１番目の送信側の端子の信号レベルの変化が受信側の端子に到達する前に（信号レベルの変化が受信側の端子に到達する可能性がある時間外で）、半周期前の（ｎ番目の）送信側の端子の信号レベルの変化により生じた反射波（Ａ＋Ｂ＋２Ｃ、Ａ＋３Ｂ＋２Ｃ、３Ａ＋３Ｂ）が受信側の端子に到達することになる。

ここで、図４を用いて、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さの決定手法を説明する。図４の第１列は、ＤＤＲ３メモリーで採用される周波数の一例を示している。第２列は、各周波数の半周期を示している。第３列は、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を減じた時間（最小変化間隔Ｘ）を示す。第４列は、動作クロックの半周期に予め定められたマージン時間（半周期の６％）を加えた時間（最大変化間隔Ｙ）を示す。

図４の第５列は、第２信号線Ｌ２の第２伝搬遅延時間Ｂの一例を示す。第２ＤＤＲメモリー７は、ＤＩＭＭ基板であり、ＤＩＭＭ基板内の配線長は固定である。そのため、第２伝搬遅延時間Ｂは固定の値となる。つまり、第２伝搬遅延時間Ｂは、ソケット７２での伝搬遅延時間を含むメモリーモジュール基板７１内の配線長に基づき定められる。なお、第２伝搬遅延時間Ｂは、バイトレーンによって１３０ｐｓ〜１９０ｐｓのようにバラツキがある。第２伝搬遅延時間Ｂの値については、最も厳しい条件で確認するために、Ｘに関する不等式については最大値の１９０ｐｓを、Ｙに関する不等式については最小値の１３０ｐｓを使用する。図４の例（第１の組み合わせ）では、Ｘに関する式（２）、（３）の第２伝搬遅延時間Ｂの値は、最大値の１９０ｐｓを使用する。

ここで、第１の組み合わせに含まれる各式を整理すると以下のようになる。

（３）’の式に基づき、第１信号線Ｌ１は、第１伝搬遅延時間Ａが（Ｘ−２Ｂ）×１／２よりも小さくなる信号線の長さとする。また、（２）’の式に基づき、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが（Ｘ−２Ｂ）×１／２よりも小さくなる信号線の長さとする。図４の第６列に各周波数での（Ｘ−２Ｂ）を、第７列に各周波数での（Ｘ−２Ｂ）×１／２を記載している。また、（１）’式も満たすように第３信号線Ｌ３の信号線の長さを定める必要がある。

ここで、第１信号線Ｌ１は、物理的に最低限確保すべき長さがある。一方、基板小型化の観点から第１信号線Ｌ１が長くなりすぎないようにすべきである。第１信号線Ｌ１の長さを、第１伝搬遅延時間Ａが第１信号線Ｌ１の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第１伝搬遅延時間Ａが予め定められた第１上限時間未満となる長さとするため、条件が設けられる。

例えば、第１伝搬遅延時間Ａに対する条件を以下のように定めることができる。

条件式１は、第１信号線Ｌ１を物理的に第１伝搬遅延時間Ａが１２０ｐｓとなる長さよりも長くする必要がある一方で、小型化のため、第１伝搬遅延時間Ａが４２０ｐｓよりも短くなる長さとすることを定めている。図４の第１０列に各周波数で（Ｘ−２Ｂ）×１／２で求められた値が、条件式１を満たすか否かを記載している。また、図４の第１１列には、式（３）’を満たし、かつ、条件式１を満たすＡの範囲を記載している。このＡの範囲内の第１伝搬遅延時間Ａとなるように、第１信号線Ｌ１の信号線の長さを定める。

なお、図４の例では、式（３）’及び（Ｘ−２Ｂ）×１／２の値に基づき第１伝搬遅延時間Ａは、ＤＤＲメモリーの動作周波数が８００ＭＨｚの場合には１０４ｐｓ未満、９３３ＭＨｚの場合には６２ｐｓ未満、１０６６ＭＨｚの場合には３０ｐｓ未満とする必要がある。これらの場合、条件式１（１２０ｐｓ＜Ａ＜４２０ｐｓ）を満たさない。そのため、ＤＤＲメモリーの動作周波数が８００ＭＨｚ、９３３ＭＨｚ、１０６６ＭＨｚの場合、第１の組み合わせによって各信号線の線路長は定めない。

また、第３信号線Ｌ３は、物理的に最低限確保すべき長さがある。一方、基板小型化の観点から第３信号線Ｌ３が長くなりすぎないようにすべきである。つまり、第３信号線Ｌ３の長さを、第３伝搬遅延時間Ｃが第３信号線Ｌ３の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第３伝搬遅延時間Ｃが予め定められた第２上限時間未満となる長さとするため、条件が設けられる。

例えば、第３伝搬遅延時間Ｃに対する条件を以下のように定めることができる。

条件式２は、第３信号線Ｌ３を物理的に第３伝搬遅延時間Ｃが６０ｐｓとなる長さよりも長くする必要がある一方で、小型化のため、第３伝搬遅延時間Ｃが１３０ｐｓよりも短くなる長さとすることを定めている。さらに、小型化のため、第３伝搬遅延時間ＣをＤＩＭＭ基板の第２伝搬遅延時間Ｂの最小値未満とする（第３信号線の長さを第２信号線以下とする）。つまり、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが６０ｐｓとなる長さよりも長くし、小型化のため、第３伝搬遅延時間Ｃが１３０ｐｓよりも短くなる長さとする。図４の第１２列に各周波数で（Ｘ−２Ｂ）×１／２で求められた値が、条件式２を満たすか否かを記載している。また、図４の第１３列には、式（２）’を満たし、かつ、条件式２を満たすＣの範囲を記載している。この範囲内の第３伝搬遅延時間Ｃとなるように、第３信号線Ｌ３の信号線の長さを定めればよい。

Ｂ．第２の組み合わせについて
第２の組み合わせに含まれる式（４）、式（５）の右項の（Ａ＋Ｂ）＋Ｘは、基準時点から、最小変化間隔Ｘで送信側の端子の信号レベルに変化があり（ｎ＋１番目の信号レベルの変化があり）、その後、受信側の端子にｎ＋１番目の信号レベルの変化が到達するまでの時間を示す。言い換えると、到達し得る時間帯のうち最も早い時点に受信側の端子に信号レベルの変化が到達した場合の基準時点から到達時点までの長さを示している。

第２の組み合わせに基づき各信号線の長さを定めると、ｎ＋１番目の送信側の端子の信号レベルの変化が受信側の端子に到達する前に、半周期前の（ｎ番目の）送信側の端子の信号レベルの変化により生じた反射波のうち、Ａ＋Ｂ＋２Ｃ、Ａ＋３Ｂ＋２Ｃの反射波が受信側の端子に到達することになる。

一方、第２の組み合わせに含まれる式（６）の右項の（Ａ＋Ｂ）＋Ｙは、基準時点から、最大変化間隔Ｙで送信側の端子の信号レベルに変化があり（ｎ＋１番目の信号レベルの変化があり）、その後、受信側の端子にｎ＋１番目の信号レベルの変化が到達するまでの時間を示す。言い換えると、到達し得る時間帯のうち最も遅い時点に受信側の端子に信号レベルの変化が到達した場合の基準時点から到達時点までの長さを示している。

第２の組み合わせに基づき各信号線の長さを定めると、送信側の端子の信号レベルの変化が受信側の端子に到達した後に（信号レベルの変化が受信側の端子に到達する可能性がある時間外で）、半周期前の（ｎ番目の）送信側の端子の信号レベルの変化により生じた３Ａ＋３Ｂの反射波が受信側の端子に到達することになる。

図５を用いて、第２の組み合わせに基づく第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さの決定手法を説明する。図５の第１列は、ＤＤＲ３メモリーで採用される周波数の一例を示している。第２列は、各周波数の半周期を示している。第３列は、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を減じた時間（最小変化間隔Ｘ）を示す。第４列は、第３列は、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を加えた時間（最大変化間隔Ｙ）を示す。

図５の第５列は、第２ＤＤＲメモリー７により定まる第２信号線Ｌ２の第２伝搬遅延時間Ｂの一例を示す。第２伝搬遅延時間Ｂは、バイトレーンによって１３０ｐｓ〜１９０ｐｓのようにバラツキがある。そして、図５の例（第２の組み合わせ）では、Ｘに関する式（５）の第２伝搬遅延時間Ｂの値は最大値の１９０ｐｓを使用し、Ｙに関する式（６）の第２伝搬遅延時間Ｂの値は最小値の１３０ｐｓを使用する。

ここで、第２の組み合わせに含まれる各式を整理すると以下のようになる。

（６）’の式に基づき、第１信号線Ｌ１は、第１伝搬遅延時間Ａが（Ｙ−２Ｂ）×１／２よりも大きくなる信号線の長さとする。また、（５）’の式に基づき、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが（Ｘ−２Ｂ）×１／２よりも小さくなる信号線の長さとする。図５の第６列に各周波数での（Ｘ−２Ｂ）を、第７列に各周波数での（Ｘ−２Ｂ）×１／２を記載している。図５の第８列に各周波数での（Ｙ−２Ｂ）を、第９列に各周波数での（Ｙ−２Ｂ）×１／２を記載している。また、（４）’式も満たすように第３信号線Ｌ３の信号線の長さを定める必要がある。

第２の組み合わせの場合でも、第１信号線Ｌ１は、第１伝搬遅延時間Ａが第１信号線Ｌ１の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第１伝搬遅延時間Ａが予め定められた第１上限時間未満となる長さとするため、条件を設ける。

第２の組み合わせで信号線の長さを定めるとき、以下に示す第１の組み合わせと同じ条件を付すことができる。

条件式１は、第２の組み合わせの場合でも、第１信号線Ｌ１を物理的に第１伝搬遅延時間Ａが１２０ｐｓとなる長さよりも長くする必要がある一方で、小型化のため、第１伝搬遅延時間Ａが４２０ｐｓよりも短くなる長さとすることを定めている。図５の第１０列に各周波数で（Ｙ−２Ｂ）×１／２で求められた値が、条件式１を満たすか否かを記載している。また、図５の第１１列には、式（６）’を満たし、かつ、条件式１を満たすＡの範囲を記載している。各周波数において、図５に示すＡの範囲内の第１伝搬遅延時間Ａとなるように、第１信号線Ｌ１の信号線の長さを定めればよい。

なお、図５の例では、ＤＤＲメモリーの動作周波数が４００ＭＨｚの場合、式（６）’及び（Ｙ−２Ｂ）×１／２の値に基づき、第１伝搬遅延時間Ａを５３３ｐｓ以上とする必要がある。動作周波数が４００ＭＨｚの場合、条件式１（１２０ｐｓ＜Ａ＜４２０ｐｓ）を満たさない。そのため、ＤＤＲメモリーの動作周波数が４００ＭＨｚの場合、第２の組み合わせによって各信号線の線路長は定めない。

また、第２の組み合わせでも、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが第３信号線Ｌ３の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第３伝搬遅延時間Ｃが予め定められた第２上限時間未満となる長さとするため、条件を設ける。

例えば、以下に示す第１の組み合わせと同じ条件を第３伝搬遅延時間Ｃに付すことができる。

条件式２は、第３信号線Ｌ３を物理的に第３伝搬遅延時間Ｃが６０ｐｓとなる長さよりも長くする必要がある一方で、小型化のため、第３伝搬遅延時間Ｃが１３０ｐｓよりも短くなる長さとすることを定めている。さらに、小型化のため、第３伝搬遅延時間ＣをＤＩＭＭ基板の第２伝搬遅延時間Ｂの最小値未満とする（第３信号線の長さを第２信号線以下とする）。図５の第１２列に各周波数で（Ｘ−２Ｂ）×１／２で求められた値が、条件式２を満たすか否かを記載している。また、図５の第１３列には、式（５）’を満たし、かつ、条件式２を満たすＣの範囲を記載している。第２の組み合わせでは、この範囲内の第３伝搬遅延時間Ｃとなるように、第３信号線Ｌ３の信号線の長さを定めればよい。なお、動作周波数が１０６６ＭＨｚの場合、式（５）’及び（Ｘ−２Ｂ）×１／２の値に基づき第３伝搬遅延時間Ｃは、３０ｐｓ未満とする必要がある。この場合、条件式２を満たさない。そのため、動作周波数が１０６６ＭＨｚの場合、第２の組み合わせによって各信号線の線路長は定めない。

Ｃ．第３の組み合わせについて
第３の組み合わせに含まれる式（７）の右項の（Ａ＋Ｂ）＋Ｘは、基準時点から、最小変化間隔Ｘで送信側の端子の信号レベルに変化があり（ｎ＋１番目の信号レベルの変化があり）、その後、受信側の端子にｎ＋１番目の信号レベルの変化が到達するまでの時間を示す。言い換えると、到達し得る時間帯のうち最も早い時点に受信側の端子に信号レベルの変化が到達した場合の基準時点から到達時点までの長さを示している。

第３の組み合わせに基づき各信号線の長さを定めると、ｎ＋１番目の送信側の端子の信号レベルの変化が受信側の端子に到達する前に、半周期前の（ｎ番目の）送信側の端子の信号レベルの変化により生じた反射波（Ａ＋Ｂ＋２Ｃ）が受信側の端子に到達することになる。

一方、第３の組み合わせに含まれる式（８）、式（９）の右項の（Ａ＋Ｂ）＋Ｙは、基準時点から、最大変化間隔Ｙで送信側の端子の信号レベルに変化があり（ｎ＋１番目の信号レベルの変化があり）、受信側の端子に信号レベルの変化が到達するまでの時間を示す。言い換えると、到達し得る時間帯のうち最も遅い時点に受信側の端子に信号レベルの変化が到達した場合の基準時点から到達時点までの長さを示している。

第３の組み合わせに基づき各信号線の長さを定めると、送信側の端子の信号レベルの変化が受信側の端子に到達した後に（信号レベルの変化が受信側の端子に到達する可能性がある時間外で）、半周期前の（ｎ番目の）送信側の端子の信号レベルの変化により生じた反射波（Ａ＋３Ｂ＋２Ｃ、３Ａ＋３Ｂ）が受信側の端子に到達することになる。

図６を用いて、第３の組み合わせに基づく第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の信号線の長さの決定手法を説明する。図６の第１列は、ＤＤＲ３メモリーで採用される周波数の一例を示している。第２列は、各周波数の半周期を示している。第３列は、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を減じた時間（最小変化間隔Ｘ）を示す。第４列は、第３列は、動作クロックの半周期から予め定められたマージン時間（半周期の６％）を加えた時間（最大変化間隔Ｙ）を示す。

図６の第５列は、第２ＤＤＲメモリー７により定まる第２信号線Ｌ２の第２伝搬遅延時間Ｂの一例を示す。第２伝搬遅延時間Ｂは、バイトレーンによって１３０ｐｓ〜１９０ｐｓのようにバラツキがある。そして、図６の例（第３の組み合わせ）では、Ｙに関する式（８）、（９）の第２伝搬遅延時間Ｂの値は、最小値の１３０ｐｓを使用する。

ここで、第３の組み合わせに含まれる各式を整理すると以下のようになる。

（９）’の式に基づき、第１信号線Ｌ１は、第１伝搬遅延時間Ａが（Ｙ−２Ｂ）×１／２よりも大きくなる信号線の長さとする。また、（８）’の式に基づき、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが（Ｙ−２Ｂ）×１／２よりも大きくなる信号線の長さとする。図６の第６列に各周波数での（Ｘ−２Ｂ）を、第７列に各周波数での（Ｘ−２Ｂ）×１／２を記載している。図６の第８列に各周波数での（Ｙ−２Ｂ）を、第９列に各周波数での（Ｙ−２Ｂ）×１／２を記載している。また、（７）’式も満たすように第３信号線Ｌ３の信号線の長さを定める必要がある。

第３の組み合わせの場合でも、第１信号線Ｌ１は、第１伝搬遅延時間Ａが第１信号線Ｌ１の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第１伝搬遅延時間Ａが予め定められた第１上限時間未満となる長さとするため、条件を設ける。

例えば、第３の組み合わせで信号線の長さを定めるとき、以下に示すような他の組み合わせと同じ条件を付すことができる。

条件式１は、第３の組み合わせの場合でも、第１信号線Ｌ１を物理的に第１伝搬遅延時間Ａが１２０ｐｓとなる長さよりも長くする必要がある一方で、小型化のため、第１伝搬遅延時間Ａが４２０ｐｓよりも短くなる長さとすることを定めている。図６の第１０列に各周波数で（Ｙ−２Ｂ）×１／２で求められた値が、条件式１を満たすか否かを記載している。また、図６の第１１列には、式（９）’を満たし、かつ、条件式１を満たすＡの範囲を記載している。各周波数において、図６に示すＡの範囲内の第１伝搬遅延時間Ａとなるように、第１信号線Ｌ１の信号線の長さを定めればよい。

なお、図６の例では、ＤＤＲメモリーの動作周波数が４００ＭＨｚの場合、式（６）’及び（Ｙ−２Ｂ）×１／２の値に基づき、第１伝搬遅延時間Ａを５３３ｐｓ以上とする必要がある。動作周波数が４００ＭＨｚの場合、条件式１（１２０ｐｓ＜Ａ＜４２０ｐｓ）を満たさない。そのため、ＤＤＲメモリーの動作周波数が４００ＭＨｚの場合、第３の組み合わせによって各信号線の線路長は定めない。

また、第３の組み合わせでも、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが第３信号線Ｌ３の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第３伝搬遅延時間Ｃが予め定められた第２上限時間未満となる長さとするため、条件を設ける。

例えば、以下に示す第１の組み合わせと同じ条件を付すことができる。

条件式２は、第３信号線Ｌ３を物理的に第３伝搬遅延時間Ｃが６０ｐｓとなる長さよりも長くする必要がある一方で、小型化のため、第３伝搬遅延時間Ｃが１３０ｐｓよりも短くなる長さとすることを定めている。さらに、小型化のため、第３伝搬遅延時間ＣをＤＩＭＭ基板の第２伝搬遅延時間Ｂの最小値未満とする（第３信号線の長さを第２信号線以下とする）。図６の第１２列に各周波数で（Ｙ−２Ｂ）×１／２で求められた値が、条件式２を満たすか否かを記載している。また、図６の第１３列には、式（８）’を満たし、かつ、条件式２を満たすＣの範囲を記載している。第３の組み合わせでは、この範囲内の第３伝搬遅延時間Ｃとなるように、第３信号線Ｌ３の信号線の長さを定めればよい。

なお、図６の例では、なお、式（８）’及び（Ｙ−２Ｂ）×１／２の値に基づき第３伝搬遅延時間Ｃは、動作周波数４００ＭＨｚの場合５３３ｐｓよりも大きくし、５３３ＭＨｚの場合３６７ｐｓよりも大きくし、６６７ＭＨｚの場合２６７ｐｓよりも大きくし、８００ＭＨｚの場合２０１ｐｓよりも大きくし、９３３ＭＨｚの場合１５４ｐｓよりも大きくしなくてはならない。動作周波数が４００ＭＨｚ〜９３３ＭＨｚでは、条件式２（６０ｐｓ＜Ｃ＜１３０ｐｓ）を満たさない。そのため、ＤＤＲメモリーの動作周波数が４００ＭＨｚ〜９３３ＭＨｚの場合、第３の組み合わせによって各信号線の線路長は定めない。

（上記以外の組み合わせについて）
次に、上記以外の組み合わせを説明しておく。上述の式（１）、式（４）、式（７）はいずれも、Ａ＋Ｂ＋２Ｃ＜（Ａ＋Ｂ）＋Ｘである。ここで、（１）、式（４）、式（７）のＸをＹに置き換えた式（１０）は、Ａ＋Ｂ＋２Ｃ＞（Ａ＋Ｂ）＋Ｙとなる。

この式（１０）を整理すると、Ｃ＞Ｙ／２となる。各周波数において、Ｙ／２は、条件式２の最大値１３０ｐｓを上回る（１０６６ＭＨｚでもＹは約５００ｐｓ）。従って、Ａ＋Ｂ＋２Ｃ＞（Ａ＋Ｂ）＋Ｙの式を含む式の組み合わせでは、線路長を定めることはできない。

また、以下の組み合わせは、いずれの周波数でも条件式１、条件式２のうちいずれかを満たせないので、線路長を定める組み合わせから外す。

このようにして、実施形態に係る伝送装置１は、デバイス（ＡＳＩＣ２２）、第１ＤＤＲメモリー６、第２ＤＤＲメモリー７、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３を含む。第１ＤＤＲメモリー６は、デバイスと信号のやりとりを行う。また、第２ＤＤＲメモリー７もデバイスと信号のやりとりを行う。第１信号線Ｌ１は、デバイスから分岐点Ｐまでの信号線である。第２信号線Ｌ２は、分岐点Ｐから第２ＤＤＲメモリー７までの信号線である。第３信号線Ｌ３は、分岐点Ｐから第１ＤＤＲメモリー６までの信号線である。第１信号線Ｌ１の伝搬遅延時間である第１伝搬遅延時間をＡ、第２信号線Ｌ２の伝搬遅延時間である第２伝搬遅延時間をＢ、第３信号線Ｌ３の伝搬遅延時間である第３伝搬遅延時間をＣとする。また、動作クロックの半周期から予め定められたマージン時間を減じた時間をＸ、動作クロックの半周期にマージン時間を加えた時間をＹとする。そして、第１信号線Ｌ１と第２信号線Ｌ２と第３信号線Ｌ３は、第１伝搬遅延時間Ａと第２伝搬遅延時間Ｂと第３伝搬遅延時間Ｃの関係が、上述した３つの式の組み合わせ（第１〜第３の組み合わせ）のうち、何れかの組み合わせを満たす長さである。

各組み合わせに含まれるそれぞれの式は、デバイスの端子の信号レベルの変化が第２ＤＤＲメモリー７の端子に到達し得る時間帯内に、１回反射及び２回反射の反射波が第２ＤＤＲメモリー７に到達しないように、Ａ、Ｂ、Ｃに対応する各信号線の長さ（遅延時間）を定めるための式である。

これにより、分岐点Ｐから各ＤＤＲメモリーまでの信号線の長さを等長にしなくても、第２ＤＤＲメモリー７の端子での信号レベルの変化と同時、又は、ほぼ同時に、反射波（反射波のピーク）が第２ＤＤＲメモリー７の端子に到達することを避けることができる。つまり、分岐点Ｐから各ＤＤＲメモリーまでの信号線の長さを等長にしなくても、反射波の影響を少なくすることができる。また、等長配線するときに比べ、ＤＤＲメモリーが設けられる基板を小型化することができる。これにより、製造コストを下げることができる。また、等長配線しなくても伝送される信号の信頼性を確保することができる。

また、第１ＤＤＲメモリー６は、基板に実装される。第２ＤＤＲメモリー７は、基板に設けられたメモリー増設用のソケット７２に取り付けられたメモリーモジュール基板７１に含まれる。第２伝搬遅延時間Ｂは、ソケット７２での伝搬遅延時間とメモリーモジュール基板７１内の配線長に基づき定められる。これにより、第２ＤＤＲメモリー７にメモリーモジュール基板７１（ＤＩＭＭ基板）を用いる場合、ＤＩＭＭ基板やＤＩＭＭ基板を取り付けるソケット７２の配線長を変えられないので、固定の信号線の長さ、伝搬遅延時間を考慮して第２伝搬遅延時間Ｂを定める。これにより、第２信号線Ｌ２を固定的に定めることができる。

また、第１信号線Ｌ１は、第１伝搬遅延時間Ａが第１信号線Ｌ１の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第１伝搬遅延時間Ａが予め定められた第１上限時間未満となる長さである（条件式１に対応）。これにより、物理的に必要な長さを確保しつつ、小型化のために一定以上、第１伝搬遅延時間Ａ（第１信号線Ｌ１）が長くならないように条件を課して、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の長さを定めることができる。

また、第３信号線Ｌ３は、第３伝搬遅延時間Ｃが第３信号線Ｌ３の物理的に最低限必要な配線長に基づく遅延時間よりも長く、第３伝搬遅延時間Ｃが予め定められた第２上限時間未満となり、かつ、第３伝搬遅延時間Ｃが第２伝搬遅延時間Ｂ以下となる長さである（条件式２に対応）。これにより、第３伝搬遅延時間Ｃ（第３信号線Ｌ３）が長くならないように条件を課して、第１信号線Ｌ１、第２信号線Ｌ２、第３信号線Ｌ３の長さを定めることができる。また、小型化のため、メモリーモジュール基板７１での信号の伝搬遅延時間（第２伝搬遅延時間Ｂ）よりも第３伝搬遅延時間Ｃが短くなるように第３信号線Ｌ３の信号線の長さを定めることができる。つまり、第３信号線Ｌ３の信号線の長さを第２信号線Ｌ２の信号線の長さよりも短くすることができる。

また、画像形成装置（複合機１００）は、上述の伝送装置１を含む。これにより、等長配線をしなくても、反射の影響が少ない画像形成装置を提供することができる。また、基板のサイズが小さく、低コストの画像形成装置を提供することができる。

又、本発明の実施形態を説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。

例えば、上記の説明では、ＡＳＩＣ２２を送信側、第２ＤＤＲメモリー７を受信側とし、第２ＤＤＲメモリーへのデータを書き込みのために、ＡＳＩＣ２２のＤＱ端子やＤＱＳ端子の信号レベルを変化させる例を説明した。本発明によれば、受信側の端子において、反射波の到達と信号レベルの変化の到達が重ならないように各信号線の長さを定めるので、第２ＤＤＲメモリー７を送信側、ＡＳＩＣ２２を受信側とし、第２ＤＤＲメモリーからのデータの読み出しのために、第２ＤＤＲメモリーがＤＱ端子やＤＱＳ端子の信号レベルを変化させる場合でも、ＡＳＩＣ２２のＤＱ端子やＤＱＳ端子に反射波の到達と信号レベルの変化の到達は重ならない。

本発明は、伝送装置、この伝送装置を備えた画像形成装置に利用可能である。

１００ 複合機（画像形成装置） １ 伝送装置
２２ ＡＳＩＣ（デバイス） ６ 第１ＤＤＲメモリー
７ 第２ＤＤＲメモリー ７１ メモリーモジュール基板
７２ ソケット Ａ 第１伝搬遅延時間
Ｂ 第２伝搬遅延時間 Ｃ 第３伝搬遅延時間
Ｌ１ 第１信号線 Ｌ２ 第２信号線
Ｌ３ 第３信号線 Ｐ 分岐点

Claims (5)

1. デバイスと、
   前記デバイスと信号のやりとりを行う第１ＤＤＲメモリーと、
   前記デバイスと信号のやりとりを行う第２ＤＤＲメモリーと、
   前記デバイスから分岐点までの信号線である第１信号線と、
   前記分岐点から前記第２ＤＤＲメモリーまでの第２信号線と、
   前記分岐点から前記第１ＤＤＲメモリーまでの第３信号線と、を含み、
   前記第１信号線の伝搬遅延時間である第１伝搬遅延時間をＡ、前記第２信号線の伝搬遅延時間である第２伝搬遅延時間をＢ、前記第３信号線の伝搬遅延時間である第３伝搬遅延時間をＣとし、
   動作クロックの半周期から予め定められたマージン時間を減じた時間をＸ、前記動作クロックの半周期に前記マージン時間を加えた時間をＹとすると、
   前記第１信号線と前記第２信号線と前記第３信号線は、前記第１伝搬遅延時間と前記第２伝搬遅延時間と前記第３伝搬遅延時間の関係が、以下の３つの式の組み合わせのうち、何れかの前記組み合わせを満たす長さであることを特徴とする伝送装置。
   

   

   

   
2. 前記第１ＤＤＲメモリーは、基板に実装され、
   前記第２ＤＤＲメモリーは、前記基板に設けられたメモリー増設用のソケットに取り付けられたメモリーモジュール基板に含まれ、
   前記第２伝搬遅延時間は、前記ソケットでの伝搬遅延時間と前記メモリーモジュール基板内の配線長に基づき定められることを特徴とする請求項１に記載の伝送装置。
3. 前記第１信号線は、前記第１伝搬遅延時間が前記第１信号線の物理的に最低限必要な配線長に基づく遅延時間よりも長く、前記第１伝搬遅延時間が予め定められた第１上限時間未満となる長さであることを特徴とする請求項１又は２に記載の伝送装置。
4. 前記第３信号線は、前記第３伝搬遅延時間が前記第３信号線の物理的に最低限必要な配線長に基づく遅延時間よりも長く、前記第３伝搬遅延時間が予め定められた第２上限時間未満となり、かつ、前記第３伝搬遅延時間が前記第２伝搬遅延時間以下となる長さであることを特徴とする請求項１又は２に記載の伝送装置。
5. 請求項１乃至４の何れか１項に記載の伝送装置を含むことを特徴とする画像形成装置。
   

Images