JP2016134118A - 配線回路及び画像形成装置 - Google Patents
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Abstract
【課題】DDRメモリーに入力される差動クロック信号の波形の歪みを抑制する。【解決手段】配線回路100に、差動クロック信号を伝送する二本の信号線4a、4bからなる差動伝送線4と、差動クロック信号を差動伝送線4に出力する制御回路2と、差動クロック信号を入力する二つの入力端子31a、31bを備え、二つの入力端子31a、31bに入力された差動クロック信号に同期してデータを読み書きするDDRメモリー3と、差動伝送線4の特性インピーダンスと二つの入力端子31a、31bにおける入力インピーダンスとを整合させる終端回路5と、を備える。配線回路100において、差動伝送線4の一端は制御回路2に接続され、差動伝送線4の他端は終端回路5に接続され、二本の信号線4a、4bのそれぞれに設けられた分岐点41a、41bには、二つの入力端子31a、31bがそれぞれ接続されている。【選択図】図2
Description
本発明は、配線回路及び画像形成装置に関し、特に、DDRメモリーに入力される差動クロック信号の波形の歪みを抑制する技術に関する。
従来から、CPUやASIC等の制御回路と、DDRメモリーとを配置した制御基板を搭載した複合機等の画像形成装置が知られている。DDRメモリーは、制御回路から出力された差動クロック信号に同期して動作する。差動クロック信号は、所謂差動信号であり、位相が互いに反転する二つのクロック信号からなる。このため、上記制御基板には、差動クロック信号を伝送する二本の信号線からなる差動伝送線が配置されている。
また、下記特許文献1等に記載されているように、差動伝送線の特性インピーダンスとDDRメモリーにおける差動クロック信号の入力端子の入力インピーダンスとの整合が取れていない場合、上記入力端子において信号が反射し、当該信号がノイズとなって伝送中の差動クロック信号の波形に歪みが生じることが知られている。このため、上記制御基板には、差動伝送線の特性インピーダンスとDDRメモリーにおける差動クロック信号の入力端子の入力インピーダンスとを整合させる終端回路が配置されている。
具体的には、無駄なスペースを排除して制御基板をなるべく小型化するために、差動伝送線の一端に制御回路が接続され、他端にDDRメモリーが接続され、終端回路は、制御回路とDDRメモリーとの間に配置されている。
しかし、上記のように終端回路が配置されている場合、差動伝送線のうち、終端回路の両端が接続されている箇所からDDRメモリーまでの配線部が所謂スタブ(分岐配線)となる。このため、当該配線部において伝送される差動クロック信号は、所謂グランド(0V)を基準に電圧レベルが決定されるシングルエンド信号と同様の状態で伝送される。
これにより、DDRメモリーに入力される差動クロック信号の波形の立ち上がり/立ち下がり時(過渡応答時)におけるオーバーシュート/アンダーシュートが大きくなるという問題があった。その結果、差動クロック信号の周波数が高くなる程、信号レベルが一定の期間が相対的に短くなり、差動クロック信号の波形が大きく歪むという問題があった。
本発明は、上記の問題を解決するためになされたものであり、DDRメモリーに入力される差動クロック信号の波形の歪みを抑制することのできる配置回路及びこれを備えた画像形成装置を提供することを目的とする。
本発明による配線回路は、差動クロック信号を伝送する二本の信号線からなる差動伝送線と、前記差動クロック信号を前記差動伝送線に出力する制御回路と、前記差動クロック信号を入力する二つの入力端子を備え、前記二つの入力端子に入力された前記差動クロック信号に同期してデータを読み書きするDDRメモリーと、前記差動伝送線の特性インピーダンスと前記二つの入力端子における入力インピーダンスとを整合させる終端回路と、を備え、前記差動伝送線の一端が前記制御回路に接続され、前記差動伝送線の他端が前記終端回路に接続され、前記二本の信号線のそれぞれに設けられた分岐点に、前記二つの入力端子がそれぞれ接続されている。
本構成によれば、差動伝送線の一端が制御回路に接続され、他端が終端回路に接続され、差動伝送線を構成する二本の信号線のそれぞれに設けられた分岐点に、DDRメモリーの二つの入力端子がそれぞれ接続される。つまり、差動伝送線の終端に終端回路が接続される。
このため、DDRメモリーの二つの入力端子が、所謂スタブとなった信号線に接続された状態になる虞を低減することができる。これにより、差動クロック信号が所謂グランド(0V)を基準に電圧レベルが決定されるシングルエンド信号と同様の状態でDDRメモリーに入力されることを抑制することができる。その結果、差動クロック信号の波形の立ち上がり/立ち下がり時におけるオーバーシュート/アンダーシュートが大きくなる虞を軽減し、差動クロック信号の波形の歪みを抑制することができる。
また、前記制御回路は、前記DDRメモリーに対して32ビットバス幅のデータを入出力する入出力部を備えていてもよい。
一般的に、近年の複合機やプリンター等の画像形成装置に搭載されている制御基板には、CPUやASIC等の制御回路と、制御回路から出力される差動クロック信号に同期して動作するDDRメモリーと、が配置されている。当該制御回路は、DDRメモリーに対して32ビットバス幅のデータを入出力する入出力部を備えている。
このため、本構成の配置回路を画像形成装置に備えられた制御基板に好適に配置することができる。
また、本発明による画像形成装置は、前記配線回路が配置された制御基板と、前記制御回路と前記DDRメモリーとの間で入出力させる画像を表すデータを前記制御回路に対して入出力する画像処理部と、を備える。
本構成によれば、画像処理部から制御回路を介してDDRメモリーに入力された画像を表すデータを、波形の歪みが抑制された差動クロック信号に同期して、適切なタイミングでDDRメモリーに書き込ませることができる。これにより、上記画像を表すデータが、一部のデータが欠如した状態等、不正な状態でDDRメモリーに書き込まれる虞を低減することができる。
また、DDRメモリーに書き込まれた画像を表すデータを、波形の歪みが抑制された差動クロック信号に同期して、適切なタイミングでDDRメモリーに読み出させることができる。これにより、DDRメモリーによって、上記画像を表すデータが、一部のデータが欠如した状態等、不正な状態で読み出される虞を低減することができる。
この発明によれば、DDRメモリーに入力される差動クロック信号の波形の歪みを抑制することのできる配置回路及びこれを備えた画像形成装置を提供することができる。
以下、本発明に係る配置回路及び画像形成装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、画像形成装置として複合機を例に説明するが、これに限定する趣旨ではなく、画像形成装置は、例えば、ファクシミリ装置、コピー機、又はプリンター等であってもよい。
図1は、本発明に係る画像形成装置の一実施形態に係る複合機1の電気的構成を示すブロック図である。図1に示すように、複合機1は、画像読取部200(画像処理部)と、画像形成部300(画像処理部)と、操作部400と、記憶部500と、通信部600と、制御部100(配置回路)と、を備えている。
画像読取部200は、CCD(Charge Coupled Device)ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部200は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部100へ出力する。制御部100は、画像読取部200により入力された画像データを後述のDDRメモリー3に一時的に記憶する。
画像形成部300は、制御部100から入力された画像データが表す画像を用紙に形成する。制御部100は、例えば、画像読取部200により生成された画像データをDDRメモリー3から読み出し、当該読み出した画像データを画像形成部300へ出力する。また、制御部100は、後述する通信部600を介して外部装置から受信した画像データを画像形成部300へ出力する。
画像形成部300は、具体的には、感光体ドラム、感光体ドラムの周面に対向して配設された帯電部、帯電部の下流側であって感光体ドラムの周面に対向して配設された露光部、露光部の下流側であって感光体ドラムの周面に対向して配設された現像部、現像部の下流側であって感光体ドラムの周面に対向して配設されたクリーニング部等を備えた周知の構成を有する。
操作部400は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部400は、液晶ディスプレイ等の表示部410と、操作キー部420と、を備えている。操作キー部420は、例えば、数値や記号を入力するためのテンキーや、表示部410に表示されたポインター(カーソル)を移動させるための方向キー等の各種キーを備えている。
記憶部500は、HDD(Hard Disk Drive)やSSD(Solid State Drive)等の記憶装置である。記憶部500には、例えば、画像形成部300が過去に用紙に形成した画像を表す画像データ等が記憶される。
通信部600は、不図示のパソコン等の外部装置と制御部100との間でLAN(Local Area Network)等を介して通信を行うための通信インターフェイス回路である。
制御部100は、画像読取部200、画像形成部300、操作部400、記憶部500及び通信部600と不図示の制御バスを介して通信可能に接続されている。制御部100は、各部に対して、制御指示を示すデータや画像データ等の各種データを入出力することにより、各部の動作を制御する。
図2は、本発明に係る配置回路の一実施形態に係る制御部100の概略構成図である。具体的には、制御部100は、図2に示すように、複合機1に搭載された制御基板10に配置されている。
制御部100は、所定の演算処理を実行するCPU(Central Processing Unit)やASIC(Application Specific Integrated Circuit)等の制御回路2、各部の動作の基準となるクロック信号を生成する不図示の基準クロック回路、32ビット幅のデータを入出力可能なDDRメモリー3、二つの信号線4a、4bからなる差動伝送線4、終端回路5及びこれらの周辺回路等を備えている。
制御回路2は、上記基準クロック回路及び差動伝送線4の一端に接続されている。制御回路2は、上記基準クロック回路により生成されたクロック信号を用いて、位相が互いに反転する二つのクロック信号を生成する。制御回路2は、当該生成した二つのクロック信号を差動クロック信号として二つの信号線4a、4bに出力する。このようにして、制御回路2は、差動クロック信号を差動伝送線4に出力する。
また、制御回路2は、不図示のコントロールバス、アドレスバス、及びデータバスによってDDRメモリー3と接続されている。コントロールバスは、データの読み書き指示等を示す指示信号を伝送するための信号線である。アドレスバスは、DDRメモリー3におけるデータの記憶領域を示すアドレス信号を伝送するための信号線である。データバスは、DDRメモリー3に読み書きさせる対象の32ビット幅のデータを示すデータ信号を伝送するための信号線である。
また、制御回路2は、入出力部21として機能する。入出力部21は、上述のコントロールバス、アドレスバス、及びデータバスを用い、DDRメモリー3に対して32ビットバス幅のデータを入出力する。入出力部21によるDDRメモリー3に対するデータの入出力動作については後述する。
また、制御回路2は、上述の制御バスによって、画像読取部200、画像形成部300、操作部400、記憶部500及び通信部600と通信可能に接続されている。制御回路2は、各部から制御バスを介して入力された制御指示を示すデータや画像データ等の各種データを入出力することにより、各部の動作を制御する。
DDRメモリー3は、二つの入力端子31a、31bを備えている。二つの入力端子31a、31bは、差動伝送線4を構成する二本の信号線4a、4bのそれぞれに設けられた分岐点41a、41bに接続されている。二つの入力端子31a、31bには、制御回路2により出力され、差動伝送線4により伝送された差動クロック信号が入力される。また、DDRメモリー3は、上記のコントロールバス、アドレスバス及びデータバスにより伝送される各信号をそれぞれ入力するための不図示の入力端子を備えている。
DDRメモリー3は、二つの入力端子31a、31bに入力された差動クロック信号に同期して、内部に設けられた記憶領域に対してデータを読み書きする。
以下、入出力部21によるDDRメモリー3に対するデータの入出力動作及びDDRメモリー3によるデータの読み書き動作について説明する。
例えば、上述のように、画像読取部200から入力された画像データをDDRメモリー3に記憶するとする。この場合、入出力部21は、差動クロック信号に同期して、データの書き込み指示を示す指示信号をコントロールバスに出力し、当該画像データのうち32ビットのデータを示すデータ信号をデータバスに出力し、当該32ビットのデータの書き込み先の記憶領域を示すアドレス信号をアドレスバスに出力する。
一方、DDRメモリー3は、二つの入力端子31a、31bに入力された差動クロック信号に同期して、コントロールバスを介して入力された指示信号、データバスを介して入力されたデータ信号及びアドレスバスを介して入力されたアドレス信号を受信する。そして、DDRメモリー3は、当該受信した指示信号が示す書込み指示に従い、当該受信したデータ信号が示す32ビットのデータを、当該受信したアドレス信号が示す記憶領域に書き込む。
以上の処理を繰り返すことにより、入出力部21は、差動クロック信号に同期して、画像読取部200から入力された画像データを32ビットずつDDRメモリー3に対し出力する。DDRメモリー3は、差動クロック信号に同期して当該画像データを32ビットずつ書き込む。
一方、例えば、上述のように、画像形成部300へ出力する画像データをDDRメモリー3から読み出すとする。この場合、入出力部21は、差動クロック信号に同期して、データの読み出し指示を示す指示信号をコントロールバスに出力し、当該画像データのうちの32ビットのデータが書き込まれた記憶領域を示すアドレス信号をアドレスバスに出力する。
一方、DDRメモリー3は、二つの入力端子31a、31bに入力された差動クロック信号に同期して、コントロールバスを介して入力された指示信号及びアドレスバスを介して入力されたアドレス信号を受信する。そして、DDRメモリー3は、当該受信した指示信号が示す読み出し指示に従い、当該受信したアドレス信号が示す記憶領域から32ビットのデータを読み出す。そして、DDRメモリー3は、二つの入力端子31a、31bに入力された差動クロック信号に同期して、当該読み出した32ビットのデータを示すデータ信号をデータバスに出力する。そして、入出力部21は、差動クロック信号に同期して、データバスを介して入力されたデータ信号を受信し、当該データ信号が示す32ビットのデータを取得する。
以上の処理を繰り返し行うことにより、入出力部21は、DDRメモリー3に、差動クロック信号に同期して、32ビットずつ画像データを読み出させる。これにより、入出力部21には、DDRメモリー3によって読み出された画像データが32ビットずつデータバスを介して入力される。
終端回路5は、抵抗素子等のインピーダンス素子を備え、差動伝送線4の特性インピーダンスと、DDRメモリー3の二つの入力端子31a、31bにおける入力インピーダンスと、を整合させる。
差動伝送線4の特性インピーダンスは、差動伝送線4において差動クロック信号が伝送されるときの電圧と電流との比率を示す。差動伝送線4の特性インピーダンスは、差動伝送線4を構成する各信号線4a、4bの幅及び厚みや、二本の信号線41a、41b間の間隔等を用いた周知の算出方法で算出される、或いは、試験運転等の実験値に基づき定められる。
二つの入力端子31a、31bにおける入力インピーダンスは、二つの入力端子31a、31bに入力される電圧と電流との比率を示す。当該入力インピーダンスは、DDRメモリー3の製造メーカーから仕様として提供される、或いは、試験運転等の実験値に基づき定められる。
一般的に、二つの入力端子31a、31bにおける入力インピーダンスは、差動伝送線4の特性インピーダンスよりも大きい。このため、終端回路5を設けずに、差動伝送線4により伝送された差動クロック信号を当該二つの入力端子31a、31bに入力した場合、信号が反射し、当該信号がノイズとなって伝送中の差動クロック信号の波形に歪みを生じさせる。
このため、終端回路5は、自身のインピーダンスと差動伝送線4の特性インピーダンスとの和が、二つの入力端子31a、31bにおける入力インピーダンスと等しくなるようなインピーダンスを有するインピーダンス素子を備えて構成される。
つまり、終端回路5は、内部に備えるインピーダンス素子のインピーダンスと差動伝送線4の特性インピーダンスとの和を、二つの入力端子31a、31bにおける入力インピーダンスと等しくすることにより、差動伝送線4の特性インピーダンスと、二つの入力端子31a、31bにおける入力インピーダンスと、を整合させる。
このように、上記実施形態の構成によれば、差動伝送線4の一端が制御回路2に接続され、他端が終端回路5に接続され、差動伝送線4を構成する二本の信号線4a、4bのそれぞれに設けられた分岐点41a、41bに、DDRメモリー3の二つの入力端子31a、31bがそれぞれ接続される。つまり、差動伝送線4の終端に終端回路5が接続される。
このため、DDRメモリー3の二つの入力端子31a、31bが、所謂スタブとなった信号線に接続された状態になる虞を低減することができる。これにより、差動クロック信号が所謂グランド(0V)を基準に電圧レベルが決定されるシングルエンド信号と同様の状態でDDRメモリー3に入力されることを抑制することができる。
これに対し、図3に示すように、二本の信号線9a、9bからなる差動伝送線9の一端に制御回路92を接続し、他端にDDRメモリー93を接続し、終端回路95を制御回路92とDDRメモリー93との間に配置して従来のように制御部900を構成したとする。
この場合、二本の信号線9a、9bのうち、終端回路95の両端が接続されている分岐点D1、D2からDDRメモリー93までの配線部(図3の破線部)が所謂スタブ(分岐配線)となる。このため、当該配線部において伝送される差動クロック信号は、所謂シングルエンド信号と同様の状態で伝送される。
これにより、図4に示すように、DDRメモリー93に入力される差動クロック信号の波形Xa、Xbの立ち上がり/立ち下がり時(過渡応答時)におけるオーバーシュート/アンダーシュートが大きくなり、差動クロック信号の波形が大きく歪むことになる。
しかし、制御部100の構成によれば、差動クロック信号が所謂シングルエンド信号と同様の状態でDDRメモリー3に入力されることを抑制し、図5に示すように、差動クロック信号の波形Wa、Wbの立ち上がり/立ち下がり時におけるオーバーシュート/アンダーシュートの大きさを、図4に示す場合に比して小さくすることができる。これにより、差動クロック信号の波形の歪みを抑制することができる。
また、上記のように差動クロック信号の波形の歪みが抑制されると、DDRメモリー3は、波形の歪みが抑制された差動クロック信号に同期して、適切なタイミングでデータを読み書きすることができる。
これにより、DDRメモリー3が、入出力部21からデータバスを介してデータを取得するタイミングにずれが生じたことによってデータを正常に取得することができなかったために、不正なデータがDDRメモリー3に書き込まれる虞を軽減することができる。
また、DDRメモリー3が、読み出したデータを示すデータ信号を出力するタイミングにずれが生じたことによってデータ信号を正常に出力することができなかったために、入出力部21によって不正なデータが取得される虞を軽減することができる。
また、差動クロック信号の波形が変化するときのオーバーシュート/アンダーシュートが抑制されるので、制御回路2とDDRメモリー3とを接続するデータバス、アドレスバス、コントロールバス等の差動伝送線4近傍の信号線に流れる各種信号の波形が、所謂クロストークの影響で歪む虞を軽減することができる。
また、差動クロック信号の波形が変化するときのオーバーシュート/アンダーシュートが抑制されるので、差動伝送線4によって波形に歪みがある差動クロック信号が伝送される場合に比して、差動伝送線4から輻射されるノイズを軽減することができる。これにより、制御基板10から生じるEMI(Electro Magnetic Interference)ノイズを低減することができる。
また、波形の歪みが抑制された差動クロック信号をDDRメモリー3に入力することができるので、制御基板10に配置するDDRメモリー3を、入力される差動クロック信号の波形の歪みの影響を受けずに適切なタイミングで読み書き動作可能な高度且つ高価なDDRメモリー3に限定することなく、柔軟に選択することができる。その結果、例えば、制御基板10に安価なDDRメモリー3を配置する等して、制御基板10を構成するのに必要なコストを低減することができる。
一般的に、近年の複合機やプリンター等の画像形成装置に搭載されている制御基板には、CPUやASIC等の制御回路と、制御回路から出力される差動クロック信号に同期して動作するDDRメモリーと、が配置されている。当該制御回路は、DDRメモリーに対して32ビットバス幅のデータを入出力する入出力部を備えている。
このため、上記実施形態の構成の制御部100を画像形成装置に備えられた制御基板に好適に配置することができる。
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。
(1)図6は、本発明に係る配置回路の変形実施形態に係る制御部100の概略構成図である。図6に示すように、制御部100が、32ビット幅のデータを入出力可能なDDRメモリー3に代えて、16ビット幅のデータを入出力可能なDDRメモリー3を二つ備えるようにし、これに合わせて、二つの差動伝送線4、二つの終端回路5を備えるようにしてもよい。
そして、制御回路2と各DDRメモリー3とを、コントロールバス、アドレスバス及び16ビット幅のデータを示すデータ信号を伝送するデータバスによって接続するようにしてもよい。そして、入出力部21が、上述した動作と同様にして、二つのDDRメモリー3のそれぞれに対して16ビットバス幅のデータを同タイミングで入出力することにより、32ビットバス幅のデータを入出力するようにしてもよい。
(2)DDRメモリー3は、32ビット幅又は16ビット幅のデータを入出力可能なDDRメモリー3に限らず、8ビット幅又は64ビット幅のデータを入出力可能なものであってもよい。これに合わせて、図2及び図6を用いて説明した制御部100の構成と同様に、差動伝送線4及び終端回路5を配置してもよい。そして、入出力部21が、当該DDRメモリーが入出力可能なデータ幅と同じデータ幅のデータを、当該DDRメモリーに対して入出力するようにしてもよい。
1 複合機(画像形成装置)
10 制御基板
100 制御部(配線回路)
2 制御回路
21 入出力部
3 DDRメモリー
4 差動伝送線
4a、4b 二本の信号線
5 終端回路
31a、31b 二つの入力端子
41a、41b 分岐点
200 画像読取部(画像処理部)
300 画像形成部(画像処理部)
10 制御基板
100 制御部(配線回路)
2 制御回路
21 入出力部
3 DDRメモリー
4 差動伝送線
4a、4b 二本の信号線
5 終端回路
31a、31b 二つの入力端子
41a、41b 分岐点
200 画像読取部(画像処理部)
300 画像形成部(画像処理部)
Claims (3)
- 差動クロック信号を伝送する二本の信号線からなる差動伝送線と、
前記差動クロック信号を前記差動伝送線に出力する制御回路と、
前記差動クロック信号を入力する二つの入力端子を備え、前記二つの入力端子に入力された前記差動クロック信号に同期してデータを読み書きするDDRメモリーと、
前記差動伝送線の特性インピーダンスと前記二つの入力端子における入力インピーダンスとを整合させる終端回路と、
を備え、
前記差動伝送線の一端が前記制御回路に接続され、
前記差動伝送線の他端が前記終端回路に接続され、
前記二本の信号線のそれぞれに設けられた分岐点に、前記二つの入力端子がそれぞれ接続されている配線回路。 - 前記制御回路は、前記DDRメモリーに対して32ビットバス幅のデータを入出力する入出力部を備える請求項1に記載の配線回路。
- 請求項1又は2に記載の配線回路が配置された制御基板と、
前記制御回路と前記DDRメモリーとの間で入出力させる画像を表すデータを前記制御回路に対して入出力する画像処理部と、
を備える画像形成装置。
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JP2019192207A (ja) * | 2018-04-25 | 2019-10-31 | 富士通株式会社 | アプリケーションプログラム生成のための深層ニューラルネットワーク訓練 |
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Publication number | Priority date | Publication date | Assignee | Title |
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