JP2002237853A - 差動信号伝送回路および該回路の伝送エラー検出方法 - Google Patents
差動信号伝送回路および該回路の伝送エラー検出方法Info
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Abstract
(57)【要約】
【課題】 伝送テストあるいは伝送エラー検出を簡易に
行うことのできる差動信号伝送回路および差動信号伝送
回路の伝送エラー検出方法を提供する。 【解決手段】 差動ドライバと、差動レシーバと、差動
信号を伝送する伝送線と、を有するＬＶＤＳ伝送方式の
差動信号伝送回路であって、差動ドライバは、パラレル
の入力信号線各チャンネルの各ラインに対し、上位ビッ
トから順に、Ｈ、Ｌ、が交互に繰り返され、また、前記
各チャンネルの各ラインに対し、時間軸的にも同様に、
Ｈ、Ｌ、が交互に繰り返されるパターンのテスト信号を
生成するテスト信号生成手段を備え、差動レシーバは、
パラレルの出力信号線に接続され、テスト信号を検出
し、伝送エラーが無い場合、Ｈの出力を得るテスト信号
検出手段を備える。
行うことのできる差動信号伝送回路および差動信号伝送
回路の伝送エラー検出方法を提供する。 【解決手段】 差動ドライバと、差動レシーバと、差動
信号を伝送する伝送線と、を有するＬＶＤＳ伝送方式の
差動信号伝送回路であって、差動ドライバは、パラレル
の入力信号線各チャンネルの各ラインに対し、上位ビッ
トから順に、Ｈ、Ｌ、が交互に繰り返され、また、前記
各チャンネルの各ラインに対し、時間軸的にも同様に、
Ｈ、Ｌ、が交互に繰り返されるパターンのテスト信号を
生成するテスト信号生成手段を備え、差動レシーバは、
パラレルの出力信号線に接続され、テスト信号を検出
し、伝送エラーが無い場合、Ｈの出力を得るテスト信号
検出手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル画像信号
をＬＶＤＳ伝送方式により伝送する差動信号伝送回路お
よび差動信号伝送回路のエラー検出方法に関する。
をＬＶＤＳ伝送方式により伝送する差動信号伝送回路お
よび差動信号伝送回路のエラー検出方法に関する。
【０００２】
【従来の技術】電線によりパルス信号を伝送する場合、
電線の外来ノイズの影響による信号エラーを防止する伝
送方法として、差動信号伝送方式がある。差動信号伝送
方式は、送信側装置は、送信するパルス信号を正相と逆
相の２つのパルス信号（＝差動信号）にして２線１対の
伝送線により伝送し、受信側装置は、この２つのパルス
信号を差動入力して出力パルス信号を得る（正相信号の
レベルが逆相信号のレベルより大きい場合に”Ｈ”の信
号を得る）方式である。
電線の外来ノイズの影響による信号エラーを防止する伝
送方法として、差動信号伝送方式がある。差動信号伝送
方式は、送信側装置は、送信するパルス信号を正相と逆
相の２つのパルス信号（＝差動信号）にして２線１対の
伝送線により伝送し、受信側装置は、この２つのパルス
信号を差動入力して出力パルス信号を得る（正相信号の
レベルが逆相信号のレベルより大きい場合に”Ｈ”の信
号を得る）方式である。
【０００３】また、受信側装置の２つの入力端の間に
は、伝送線間の分布定数によるパルス信号の反射を防ぐ
ための終端抵抗が接続される。
は、伝送線間の分布定数によるパルス信号の反射を防ぐ
ための終端抵抗が接続される。
【０００４】この差動信号伝送方式によれば、伝送線に
外来ノイズが印加された場合、２本の伝送線にほぼ同じ
レベルのノイズが印加されることになるので、２つの信
号を比較した結果は、ノイズが印加されていない場合と
同じであり、外来ノイズによる伝送エラーのない出力信
号が得られる。
外来ノイズが印加された場合、２本の伝送線にほぼ同じ
レベルのノイズが印加されることになるので、２つの信
号を比較した結果は、ノイズが印加されていない場合と
同じであり、外来ノイズによる伝送エラーのない出力信
号が得られる。
【０００５】また、デジタル信号伝送のインターフェー
スの１つとして、ＬＶＤＳ (Low Voltage Differential
Signal ：低電圧差動信号) インターフェースがある。
これは、低電圧＝微小振幅、高速で差動信号を伝送する
方式であり、例えば、スキャナや電子写真式複写機や、
コンピュータシステムのＬＣＤ（液晶表示装置）の信号
伝送などに使用される。
スの１つとして、ＬＶＤＳ (Low Voltage Differential
Signal ：低電圧差動信号) インターフェースがある。
これは、低電圧＝微小振幅、高速で差動信号を伝送する
方式であり、例えば、スキャナや電子写真式複写機や、
コンピュータシステムのＬＣＤ（液晶表示装置）の信号
伝送などに使用される。
【０００６】従来の差動信号伝送では、伝送において、
誤ラッチなどの伝送エラーが発生した場合、システムの
最終的な出力である画像として異常が現れる。しかし、
画像データにおける数ビットのデータ異常を出力画像デ
ータから検出するのは非常に困難である。このため、伝
送回路自体が伝送エラーの検出機能を備えていることが
望ましい。
誤ラッチなどの伝送エラーが発生した場合、システムの
最終的な出力である画像として異常が現れる。しかし、
画像データにおける数ビットのデータ異常を出力画像デ
ータから検出するのは非常に困難である。このため、伝
送回路自体が伝送エラーの検出機能を備えていることが
望ましい。
【０００７】従来のＬＶＤＳ伝送方式の差動信号伝送回
路の一例を図３に示す。パラレルの入力画像データ１
は、ドライバ４（送信回路）に入力され、ドライバ４に
内蔵のパラレル−シリアル変換部４１でパラレル−シリ
アル変換され、複数チャンネル（図３では、７ビット３
チャンネル）の低電圧出力の差動ドライバ４３〜４５で
差動信号として出力される。
路の一例を図３に示す。パラレルの入力画像データ１
は、ドライバ４（送信回路）に入力され、ドライバ４に
内蔵のパラレル−シリアル変換部４１でパラレル−シリ
アル変換され、複数チャンネル（図３では、７ビット３
チャンネル）の低電圧出力の差動ドライバ４３〜４５で
差動信号として出力される。
【０００８】伝送線路５は、１チャンネルについて２線
１対のケーブルであり、受端間には終端抵抗６１〜６４
が前述の理由により接続されている。
１対のケーブルであり、受端間には終端抵抗６１〜６４
が前述の理由により接続されている。
【０００９】差動信号は、伝送線路５を通り、レシーバ
７（受信回路）に入力される。この時、伝送された差動
信号は終端抵抗６１〜６３を流れて終端抵抗６１〜６３
の両端に電位差を発生させる。差動レシーバ７１〜７３
はこの電位差を読み取って出力し、シリアル−パラレル
変換部７５でパラレル信号に復元して、出力画像データ
１０としてレシーバ７から出力される。
７（受信回路）に入力される。この時、伝送された差動
信号は終端抵抗６１〜６３を流れて終端抵抗６１〜６３
の両端に電位差を発生させる。差動レシーバ７１〜７３
はこの電位差を読み取って出力し、シリアル−パラレル
変換部７５でパラレル信号に復元して、出力画像データ
１０としてレシーバ７から出力される。
【００１０】また、ＰＬＬ回路４２および７６（位相同
期ループ回路）は、伝送制御用の所定のクロック周波数
を発振する。
期ループ回路）は、伝送制御用の所定のクロック周波数
を発振する。
【００１１】
【発明が解決しようとする課題】本発明は、かかる問題
点に鑑みてなされたものであり、伝送テストあるいは伝
送エラー検出を簡易に行うことのできる差動信号伝送回
路および差動信号伝送回路の伝送エラー検出方法を提供
することを目的としている。
点に鑑みてなされたものであり、伝送テストあるいは伝
送エラー検出を簡易に行うことのできる差動信号伝送回
路および差動信号伝送回路の伝送エラー検出方法を提供
することを目的としている。
【００１２】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、パラレル信号を入力して
シリアル信号へ変換し、シリアル信号を差動信号へ変換
して出力する差動ドライバと、差動ドライバに接続さ
れ、差動信号を伝送する差動信号伝送線路と、差動信号
伝送線路に接続され、差動信号を入力してシリアルの信
号に復元し、復元信号をパラレル信号に変換して出力す
る差動レシーバとを有するＬＶＤＳ伝送方式の差動信号
伝送回路であって、差動ドライバは、Ｈ、Ｌ、が交互に
繰り返されるパターンのテスト信号を生成するテスト信
号生成手段を有し、伝送テストモード時、テスト信号を
送信し、差動レシーバは、パラレルの出力信号線に接続
され、伝送テストモード時、テスト信号を検出し、検出
テスト信号が、送信時のパターンと同一の場合Ｈ、異な
る場合Ｌ、の出力を得るテスト信号検出手段を有するこ
とを特徴としている。
めに、請求項１記載の発明は、パラレル信号を入力して
シリアル信号へ変換し、シリアル信号を差動信号へ変換
して出力する差動ドライバと、差動ドライバに接続さ
れ、差動信号を伝送する差動信号伝送線路と、差動信号
伝送線路に接続され、差動信号を入力してシリアルの信
号に復元し、復元信号をパラレル信号に変換して出力す
る差動レシーバとを有するＬＶＤＳ伝送方式の差動信号
伝送回路であって、差動ドライバは、Ｈ、Ｌ、が交互に
繰り返されるパターンのテスト信号を生成するテスト信
号生成手段を有し、伝送テストモード時、テスト信号を
送信し、差動レシーバは、パラレルの出力信号線に接続
され、伝送テストモード時、テスト信号を検出し、検出
テスト信号が、送信時のパターンと同一の場合Ｈ、異な
る場合Ｌ、の出力を得るテスト信号検出手段を有するこ
とを特徴としている。
【００１３】請求項２記載の発明は、請求項１記載の発
明において、差動信号伝送線路は、着脱可能なツイスト
ペアケーブルであることを特徴としている。
明において、差動信号伝送線路は、着脱可能なツイスト
ペアケーブルであることを特徴としている。
【００１４】請求項３記載の発明は、請求項１記載の発
明において、差動信号伝送線路は、着脱可能なＦＰＣで
あることを特徴としている。
明において、差動信号伝送線路は、着脱可能なＦＰＣで
あることを特徴としている。
【００１５】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、テスト信号検出手
段は、パラレルの出力信号線の奇数線を入力する第１Ａ
ＮＤ論理回路と、パラレルの出力信号線の偶数線を入力
する第２ＡＮＤ論理回路と、第１ＡＮＤ論理回路および
第２ＡＮＤ論理回路の出力を入力するＯＲ論理回路とを
有することを特徴としている。
いずれか１項に記載の発明において、テスト信号検出手
段は、パラレルの出力信号線の奇数線を入力する第１Ａ
ＮＤ論理回路と、パラレルの出力信号線の偶数線を入力
する第２ＡＮＤ論理回路と、第１ＡＮＤ論理回路および
第２ＡＮＤ論理回路の出力を入力するＯＲ論理回路とを
有することを特徴としている。
【００１６】請求項５記載の発明は、請求項１から４の
いずれか１項に記載の発明において、差動レシーバは、
テスト信号検出手段の出力を入力し、出力がＬの場合、
当該差動レシーバの動作を停止させるパワーダウン端子
をさらに有することを特徴としている。
いずれか１項に記載の発明において、差動レシーバは、
テスト信号検出手段の出力を入力し、出力がＬの場合、
当該差動レシーバの動作を停止させるパワーダウン端子
をさらに有することを特徴としている。
【００１７】請求項６記載の発明は、パラレル信号を入
力して差動信号に変換して出力する差動ドライバと、差
動信号を伝送する差動伝送線路と、差動信号を入力して
復元する差動レシーバとを有するＬＶＤＳ伝送方式の差
動信号伝送回路の伝送エラー検出方法であって、差動ド
ライバのパラレルの入力信号線の各チャンネルに対し、
上位ビットから順に、Ｈ、Ｌ、が交互に繰り返され、ま
た、各チャンネルの各ラインに対し、時間軸的にも同様
に、Ｈ、Ｌ、が交互に繰り返されるパターンのテスト信
号を生成するテスト信号生成工程と、テスト信号生成工
程において生成されたテスト信号を、差動ドライバによ
り差動信号に変換して差動伝送線路により伝送する送信
工程と、送信工程において伝送された差動信号を差動レ
シーバにより復元し、パラレルの出力信号線へ出力する
受信工程と、受信工程において出力されたテスト信号を
検出し、伝送エラーがない場合、Ｈの出力、ある場合、
Ｌの出力を得るテスト信号検出工程とを有することを特
徴としている。
力して差動信号に変換して出力する差動ドライバと、差
動信号を伝送する差動伝送線路と、差動信号を入力して
復元する差動レシーバとを有するＬＶＤＳ伝送方式の差
動信号伝送回路の伝送エラー検出方法であって、差動ド
ライバのパラレルの入力信号線の各チャンネルに対し、
上位ビットから順に、Ｈ、Ｌ、が交互に繰り返され、ま
た、各チャンネルの各ラインに対し、時間軸的にも同様
に、Ｈ、Ｌ、が交互に繰り返されるパターンのテスト信
号を生成するテスト信号生成工程と、テスト信号生成工
程において生成されたテスト信号を、差動ドライバによ
り差動信号に変換して差動伝送線路により伝送する送信
工程と、送信工程において伝送された差動信号を差動レ
シーバにより復元し、パラレルの出力信号線へ出力する
受信工程と、受信工程において出力されたテスト信号を
検出し、伝送エラーがない場合、Ｈの出力、ある場合、
Ｌの出力を得るテスト信号検出工程とを有することを特
徴としている。
【００１８】請求項７記載の発明は、請求項６記載の発
明において、テスト信号検出工程は、パラレルの出力信
号線の奇数線を第１ＡＮＤ論理回路に入力し、パラレル
の出力信号線の偶数線を第２ＡＮＤ論理回路に入力し、
第１ＡＮＤ論理回路および第２ＡＮＤ論理回路の出力を
ＯＲ論理回路に入力することを特徴としている。
明において、テスト信号検出工程は、パラレルの出力信
号線の奇数線を第１ＡＮＤ論理回路に入力し、パラレル
の出力信号線の偶数線を第２ＡＮＤ論理回路に入力し、
第１ＡＮＤ論理回路および第２ＡＮＤ論理回路の出力を
ＯＲ論理回路に入力することを特徴としている。
【００１９】請求項８記載の発明は、請求項６または７
に記載の発明において、テスト信号検出工程における出
力を利用し、出力がＬの場合、差動レシーバの動作を停
止させるパワーダウン工程をさらに有することを特徴と
している。
に記載の発明において、テスト信号検出工程における出
力を利用し、出力がＬの場合、差動レシーバの動作を停
止させるパワーダウン工程をさらに有することを特徴と
している。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００２１】図１は、本発明の実施の形態における差動
信号伝送装置の構成概略図である。なお、簡略に示すた
め、図１は、１チャンネル分の伝送を図示している。図
１は、図３の従来の差動信号伝送回路に加え、テスト信
号生成回路２、テスト信号検出回路８、パワーダウン端
子１２が設置される。
信号伝送装置の構成概略図である。なお、簡略に示すた
め、図１は、１チャンネル分の伝送を図示している。図
１は、図３の従来の差動信号伝送回路に加え、テスト信
号生成回路２、テスト信号検出回路８、パワーダウン端
子１２が設置される。
【００２２】テスト信号生成回路２は、伝送テスト（伝
送エラー検出）のために設けられたものであり、テスト
モード時、テスト信号生成回路２は、ドライバ４の各チ
ャンネルへ、上位ビットから順に、また、１つの信号線
について時系列的にも”Ｈ、Ｌ”が交互に繰り返される
パターンのテスト信号３を生成して入力する。データの
誤ラッチなどの伝送エラーが起こらなければ、レシーバ
７の出力信号は、上位ビットから順に”ＨＬＨＬ・・
・”となり、入力テスト信号３と同様の出力となる。
送エラー検出）のために設けられたものであり、テスト
モード時、テスト信号生成回路２は、ドライバ４の各チ
ャンネルへ、上位ビットから順に、また、１つの信号線
について時系列的にも”Ｈ、Ｌ”が交互に繰り返される
パターンのテスト信号３を生成して入力する。データの
誤ラッチなどの伝送エラーが起こらなければ、レシーバ
７の出力信号は、上位ビットから順に”ＨＬＨＬ・・
・”となり、入力テスト信号３と同様の出力となる。
【００２３】テスト信号検出回路８は、レシーバ７から
の前述のテスト信号出力を検出するためのものであり、
正常時に”Ｈ”の出力を保持するよう構成する。具体的
には、図１に参照されるようにパラレルの信号線の数に
応じた数のＡＮＤ回路８１〜８５、ＯＲ回路８６により
簡易的に構成される。パラレル信号線の奇数線、偶数線
をそれぞれＡＮＤ回路と接続し、ＯＲ回路でまとめる構
成にすることにより、偶数線がすべて”Ｈ”、または、
奇数線がすべて”Ｈ”のとき、出力として”Ｈ”を得
る。テストモード時、伝送エラーが無かった場合、レシ
ーバ７の出力は、前述のように”ＨＬＨＬ・・・”とな
るので、テスト信号検出回路８の出力信号１１は、”
Ｈ”を保持することになる。
の前述のテスト信号出力を検出するためのものであり、
正常時に”Ｈ”の出力を保持するよう構成する。具体的
には、図１に参照されるようにパラレルの信号線の数に
応じた数のＡＮＤ回路８１〜８５、ＯＲ回路８６により
簡易的に構成される。パラレル信号線の奇数線、偶数線
をそれぞれＡＮＤ回路と接続し、ＯＲ回路でまとめる構
成にすることにより、偶数線がすべて”Ｈ”、または、
奇数線がすべて”Ｈ”のとき、出力として”Ｈ”を得
る。テストモード時、伝送エラーが無かった場合、レシ
ーバ７の出力は、前述のように”ＨＬＨＬ・・・”とな
るので、テスト信号検出回路８の出力信号１１は、”
Ｈ”を保持することになる。
【００２４】伝送エラーが生じた場合、レシーバ７の出
力は、”Ｈ、Ｌ”が交互に繰り返されない部分が存在す
る信号となるので、テスト信号検出回路８の構成から明
らかなように、出力１１は”Ｌ”を検出する。
力は、”Ｈ、Ｌ”が交互に繰り返されない部分が存在す
る信号となるので、テスト信号検出回路８の構成から明
らかなように、出力１１は”Ｌ”を検出する。
【００２５】図１のようにテスト信号検出回路８からの
出力１１は、レシーバ７のパワーダウン端子１２に接続
されており、出力１１によってレシーバ７は動作を停止
するような機能を有している。
出力１１は、レシーバ７のパワーダウン端子１２に接続
されており、出力１１によってレシーバ７は動作を停止
するような機能を有している。
【００２６】テストモード時にデータの誤ラッチなどの
伝送エラーが生じた場合、前述のように、テスト信号検
出回路８からは論理的にＬの信号がパワーダウン端子１
２に入力され、レシーバ７の動作は停止する。また、伝
送路５で断線が生じても、パワーダウン機能によってレ
シーバ７の動作を停止することができる。
伝送エラーが生じた場合、前述のように、テスト信号検
出回路８からは論理的にＬの信号がパワーダウン端子１
２に入力され、レシーバ７の動作は停止する。また、伝
送路５で断線が生じても、パワーダウン機能によってレ
シーバ７の動作を停止することができる。
【００２７】テスト信号生成回路２は、通常のデータ伝
送時には入力画像データ１をスルーするよう構成し、テ
ストモード時のみテスト信号３をドライバ４に送る構成
にする。また、テスト信号検出回路８は、テストモード
時のみ作動するようにしておく。
送時には入力画像データ１をスルーするよう構成し、テ
ストモード時のみテスト信号３をドライバ４に送る構成
にする。また、テスト信号検出回路８は、テストモード
時のみ作動するようにしておく。
【００２８】作動信号伝送線５を、着脱可能なＦＰＣ
（Flexible Printed Circuit) あるいはツイストペア型
ケーブルとした場合、伝送線５がコネクタ外れなどによ
り断線されると、レシーバ７の出力信号がドライバ入力
信号と一致しないため、伝送線５の断線を検出すること
ができる。
（Flexible Printed Circuit) あるいはツイストペア型
ケーブルとした場合、伝送線５がコネクタ外れなどによ
り断線されると、レシーバ７の出力信号がドライバ入力
信号と一致しないため、伝送線５の断線を検出すること
ができる。
【００２９】図２は、テストモード時のエラー検出にお
ける信号レベルの時間変化を示すタイミングチャートで
ある。
ける信号レベルの時間変化を示すタイミングチャートで
ある。
【００３０】
【発明の効果】以上の説明から明らかなように、請求項
１記載の発明によれば、テスト信号検出手段の出力をモ
ニタすることにより、伝送テストを行い、誤ラッチや伝
送線路の断線などの伝送エラーを検出することができ
る。
１記載の発明によれば、テスト信号検出手段の出力をモ
ニタすることにより、伝送テストを行い、誤ラッチや伝
送線路の断線などの伝送エラーを検出することができ
る。
【００３１】請求項２または３に記載の発明によれば、
伝送線のコネクタ外れなどの断線を検出することができ
る。
伝送線のコネクタ外れなどの断線を検出することができ
る。
【００３２】請求項４記載の発明によれば、テスト信号
検出手段を簡易な構成により提供することができる。
検出手段を簡易な構成により提供することができる。
【００３３】請求項５記載の発明によれば、テスト信号
検出手段の出力を差動レシーバのパワーダウン端子に入
力することにより、伝送エラーが生じた場合、差動レシ
ーバの動作を停止することができる。また、それによ
り、消費電力を低減することができる。
検出手段の出力を差動レシーバのパワーダウン端子に入
力することにより、伝送エラーが生じた場合、差動レシ
ーバの動作を停止することができる。また、それによ
り、消費電力を低減することができる。
【図１】本発明の実施の形態における差動信号伝送回路
の構成概略図である。
の構成概略図である。
【図２】テストモード時のエラー検出における信号レベ
ルの時間変化を示すタイミングチャートである。
ルの時間変化を示すタイミングチャートである。
【図３】従来の差動信号伝送回路の一構成例を示す図で
ある。
ある。
１ 入力画像データ ２ テスト信号生成回路 ３ テスト信号または入力画像データ ４ 差動ドライバ ５ 差動信号伝送線 ６ 終端抵抗 ７ 差動レシーバ ８ テスト信号検出回路 ８１から８５ ＡＮＤ回路 ８６ ＯＲ回路 １０ 出力画像データまたは出力テスト信号 １１ テスト出力信号 １２ パワーダウン端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 17/00 Ｈ０４Ｎ 7/13 Ｚ
Claims (8)
- 【請求項１】 パラレル信号を入力してシリアル信号へ
変換し、該シリアル信号を差動信号へ変換して出力する
差動ドライバと、 該差動ドライバに接続され、前記差動信号を伝送する差
動信号伝送線路と、 該差動信号伝送線路に接続され、前記差動信号を入力し
てシリアルの信号に復元し、該復元信号をパラレル信号
に変換して出力する差動レシーバと、 を有するＬＶＤＳ伝送方式の差動信号伝送回路であっ
て、 前記差動ドライバは、 Ｈ、Ｌ、が交互に繰り返されるパターンのテスト信号を
生成するテスト信号生成手段、を有し、伝送テストモー
ド時、該テスト信号を送信し、 前記差動レシーバは、 前記パラレルの出力信号線に接続され、前記伝送テスト
モード時、前記テスト信号を検出し、該検出テスト信号
が、前記送信時のパターンと同一の場合Ｈ、異なる場合
Ｌ、の出力を得るテスト信号検出手段、を有すること、 を特徴とする差動信号伝送回路。 - 【請求項２】 前記差動信号伝送線路は、着脱可能なツ
イストペアケーブルであること、を特徴とする請求項１
に記載の差動信号伝送回路。 - 【請求項３】 前記差動信号伝送線路は、着脱可能なＦ
ＰＣであること、を特徴とする請求項１に記載の差動信
号伝送回路。 - 【請求項４】 前記テスト信号検出手段は、 前記パラレルの出力信号線の奇数線を入力する第１ＡＮ
Ｄ論理回路と、 前記パラレルの出力信号線の偶数線を入力する第２ＡＮ
Ｄ論理回路と、 該第１ＡＮＤ論理回路および第２ＡＮＤ論理回路の出力
を入力するＯＲ論理回路と、を有すること、 を特徴とする請求項１から３のいずれか１項に記載の差
動信号伝送回路。 - 【請求項５】 前記差動レシーバは、 前記テスト信号検出手段の出力を入力し、該出力がＬの
場合、当該差動レシーバの動作を停止させるパワーダウ
ン端子、をさらに有すること、 を特徴とする請求項１から４のいずれか１項に記載の差
動信号伝送回路。 - 【請求項６】 パラレル信号を入力して差動信号に変換
して出力する差動ドライバと、該差動信号を伝送する差
動伝送線路と、該差動信号を入力して復元する差動レシ
ーバと、を有するＬＶＤＳ伝送方式の差動信号伝送回路
の伝送エラー検出方法であって、 前記差動ドライバのパラレルの入力信号線の各チャンネ
ルに対し、上位ビットから順に、Ｈ、Ｌ、が交互に繰り
返され、また、前記各チャンネルの各ラインに対し、時
間軸的にも同様に、Ｈ、Ｌ、が交互に繰り返されるパタ
ーンのテスト信号を生成するテスト信号生成工程と、 該テスト信号生成工程において生成された前記テスト信
号を、前記差動ドライバにより差動信号に変換して前記
差動伝送線路により伝送する送信工程と、 該送信工程において伝送された前記差動信号を前記差動
レシーバにより復元し、パラレルの出力信号線へ出力す
る受信工程と、 該受信工程において出力された前記テスト信号を検出
し、伝送エラーがない場合、Ｈの出力、ある場合、Ｌの
出力、を得るテスト信号検出工程と、を有すること、を
特徴とする差動信号伝送回路の伝送エラー検出方法。 - 【請求項７】 前記テスト信号検出工程は、 前記パラレルの出力信号線の奇数線を第１ＡＮＤ論理回
路に入力し、 前記パラレルの出力信号線の偶数線を第２ＡＮＤ論理回
路に入力し、 該第１ＡＮＤ論理回路および第２ＡＮＤ論理回路の出力
をＯＲ論理回路に入力すること、を特徴とする請求項６
記載の差動信号伝送回路の伝送エラー検出方法。 - 【請求項８】 前記テスト信号検出工程における出力を
利用し、該出力がＬの場合、前記差動レシーバの動作を
停止させるパワーダウン工程をさらに有すること、を特
徴とする請求項６または７に記載の差動信号伝送回路の
伝送エラー検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032710A JP2002237853A (ja) | 2001-02-08 | 2001-02-08 | 差動信号伝送回路および該回路の伝送エラー検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032710A JP2002237853A (ja) | 2001-02-08 | 2001-02-08 | 差動信号伝送回路および該回路の伝送エラー検出方法 |
Publications (1)
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|---|---|
| JP2002237853A true JP2002237853A (ja) | 2002-08-23 |
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ID=18896595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032710A Pending JP2002237853A (ja) | 2001-02-08 | 2001-02-08 | 差動信号伝送回路および該回路の伝送エラー検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002237853A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-02-08 JP JP2001032710A patent/JP2002237853A/ja active Pending
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