JP5201213B2 - 通信装置 - Google Patents

Description

この発明は、外部からのデータを受信する受信手段と、データを外部に送信する送信手段とを備えた通信装置に関する。

通信装置を用いた装置として、医療分野、工業分野、さらには原子力分野などに用いられる放射線撮像装置を例に採って説明するとともに、入射する放射線としてＸ線を例に採って説明し、放射線撮像装置としてＸ線撮像装置を例に採って説明する。

Ｘ線撮像装置Ａ１は、フラットパネル型Ｘ線検出器（FPD: Flat Panel Detector）で構成され、図１に示すように、ゲート駆動回路１と検出素子用回路２と電荷電圧変換アンプ３とＡ／Ｄ変換器４とパネル制御部５と画像補正部６と通信部７とを備えている。その他に、Ａ／Ｄ変換器４でディジタル値に変換された画素値を記憶するために画像バッファメモリ８を備えており、パネル制御部５と画像バッファメモリ８とを電気的に接続している。また、画像補正部６で画像補正に用いられるパラメータを記憶するためにパラメータメモリ９を備えており、画像補正部６とパラメータメモリ９とを電気的に接続している。

Ｘ線撮像装置Ａ１の外部には、図１、図２に示すように、装置を駆動させるＦＰＤ用電源Ａ２や、外部装置として制御・画像処理装置Ａ３を配設している。図２に示すように、制御・画像処理装置Ａ３は、通信部１１と画像処理部１２と制御部１３とを備えている。Ｘ線撮像装置Ａ１の通信部７と制御・画像処理装置Ａ３の通信部１１とは光ファイバＦなどの光伝送手段を介して接続されており、外部装置である制御・画像処理装置Ａ３に対してＸ線撮像装置Ａ１は通信可能に接続されている。光ファイバは、高速なシリアル信号で転送を行うのに適している。なお、「シリアル信号」とは、１つ１つのデータを連続的に転送することを示し、後述する「パラレル信号」とは複数のデータを同時並列に転送することを示す。

ＦＰＤに入射されたＸ線は、アモルファスセレンなどの半導体厚膜などで構成されるＸ線変換層２３（図３を参照）により電荷（キャリア）に変換され、対応する検出素子Ｄｕを通じてコンデンサＣａに蓄積される。コンデンサＣａに蓄積された電荷は薄膜トランジスタＴｒで読み出し制御され、電荷電圧変換アンプ３で電圧に変換されて増幅され、電荷電圧変換アンプ３の後段に接続されたＡ／Ｄ変換器４で電圧のアナログ値からディジタル値に変換され画素値として画像バッファメモリ８に一旦記憶される処理が各々の画素毎に行われる。検出素子Ｄｕに対応する全ての画素についてこれらの処理を行った、画素ごとに並べられた画素値（画像）を画像バッファメモリ８から読み出して、パラメータメモリ９に予め記憶された画像補正のパラメータに基づいて画像補正部６は画像補正（ラグ補正やオフセット補正など）の演算を行い、通信部７により制御・画像処理装置Ａ３の通信部１１に転送される。これら一連のＦＰＤ内の動作・処理はパネル制御部５により制御されている。

制御・画像処理装置Ａ３では、通信部１１に受信されたデータの画像処理を画像処理部１２で行い、ＦＰＤ全体の制御や、ＦＰＤで使用する画像補正のパラメータの演算や送信を行う。なお、画像補正のパラメータの演算や送信については、ＦＰＤ用電源Ａ２の電源投入後などのキャリブレーション（校正）時に行われる。

しかしながら、光ファイバなどのような通信ケーブルを抜き挿しした場合には、Ｘ線撮像装置と制御・画像処理装置との間での通信が不安定となる問題点がある。したがって、ＦＰＤ内のパラメータが不用意に書き換えられてしまい、再度のＦＰＤの初期化、キャリブレーションを行って画像補正のパラメータを書き込む必要がある。また、制御・画像処理装置側の再起動（電源オフ／オン）をした場合、制御・画像処理装置よりも先にＦＰＤの電源が立ち上がった場合も同様に、再度のＦＰＤの初期化、キャリブレーションを行って画像補正のパラメータを書き込む必要がある。なお、通信ケーブルの抜き挿しについては気付かずに行われている場合があり、特に知らない間に通信ケーブルが外れている場合がある。Ｘ線撮像装置Ａ１と制御・画像処理装置Ａ３とは光ファイバにて接続されているので、Ｘ線撮像装置Ａ１内や制御・画像処理装置Ａ３内の回路的には活線挿抜（電源投入の状態でケーブルの脱着が行えること）には対応しているが、Ｘ線撮像装置Ａ１と制御・画像処理装置Ａ３とを備えたシステムとしてはこの問題のために活線挿抜には対応できていない。

この発明は、このような事情に鑑みてなされたものであって、通信エラーが起こっても不用意なデータの外部への送信を防止し、作業性の向上を図る通信装置を提供することを目的とする。

この発明は、このような目的を達成するために、次のような構成をとる。
すなわち、この発明の通信装置は、外部からのデータを受信する受信手段と、データを外部に送信する送信手段とを備えた通信装置であって、通信エラーを検出するエラー検出手段と、前記受信手段で外部から受信されたデータを一時的に記憶する記憶手段とを備え、前記送信手段は、前記受信手段で外部からのデータが受信される前及び後における予め定められた期間の双方の期間内において、前記エラー検出手段で通信エラーが検出されていない場合のみ、前記記憶手段で一時的に記憶された前記受信されたデータを外部に送信するように制御することを特徴とするものである。

この発明の通信装置によれば、通信エラーを検出するエラー検出手段と、受信手段で外部から受信されたデータを一時的に記憶する記憶手段とを備えている。送信手段は、受信手段で外部からのデータが受信される前後における、予め定められた期間内にエラー検出手段で検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを外部に送信するように制御するので、例えばケーブルの挿抜、外部装置側の再起動があった場合などでもエラー検出手段は通信エラーとして検出し、それらの場合においても不用意なデータの外部への送信を防止することができる。したがって、通信エラーがない場合（例えば通信が復帰した後の場合）でも例えば初期化やキャリブレーションを行わずに外部への送信作業（例えば書き込み作業）が可能となる。その結果、通信エラーが起こっても不用意なデータの外貌への送信を防止、作業性の向上を図る。

また、この発明の通信装置において、冗長性を持つデータから冗長を外して元のデータに戻すときに、特にケーブルの挿抜のときには通信エラーが検出される。これを利用することで、冗長性を持つデータから冗長を外して元のデータに戻すことに基づいてエラー検出手段は通信エラーを検出する。

冗長性を持つデータの一例は、冗長を外した元のデータのビット数に対してビット数を付加したデータである。元のデータのビット数に対してビット数を付加することで、データに対して冗長性を持たすことが可能である。

冗長性を持つデータに限定されずに、データの一例は差動信号である。差動信号とは、データを２つの信号に分けて、一方の信号には元のデータの信号を、他方の信号には元のデータの位相が反転した逆位相の信号をそれぞれ割り当てた信号（「平衡接続」とも呼ばれる）のことである。差動信号を採用すると、信号にノイズが重畳しても逆位相の信号にも逆位相のノイズが同相で重畳され、ノイズ分がキャンセルされる。したがって、差動信号は耐ノイズ性に優れている。また、高速に転送するために信号の立ち上がり／立ち下がりを速くすべく信号の振幅を小さくしたり、ケーブルが長いことに起因して信号の電圧が落ちる場合には差動信号は有用である。一方で、ケーブルの挿抜（特にケーブルが外れたとき）によって差動信号の出力は不定となる。差動信号の非反転（元のデータの信号）、反転の各信号が同じような電気レベルで不定になった場合、ロジックレベルはＨｉｇｈ，Ｌｏｗに不規則（ランダム）に変化することが多い。このランダムに変化するのを利用してエラー検出手段は通信エラーを検出する。

この発明に係る通信装置によれば、通信エラーを検出するエラー検出手段と、受信手段で外部から受信されたデータを一時的に記憶する記憶手段とを備えている。送信手段は、受信手段で外部からのデータが受信される前後における、予め定められた期間内にエラー検出手段で検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを外部に送信するように制御するので、通信エラーが起こっても不用意なデータの外部への送信を防止、作業性の向上を図る。

実施例に係るＸ線撮像装置の概略ブロック図である。 Ｘ線撮像装置から見た外部装置（制御・画像処理装置）の概略ブロック図である。 Ｘ線撮像装置のＸ線変換層周辺の概略断面図である。 Ｘ線撮像装置の通信部の概略ブロック図である。 （ａ）は、シリアルパラレル変換部から通信制御部へデータを送信したときのデータの書き込みに関するタイミングチャート、（ｂ）は、シリアルパラレル変換部から通信制御部へ読み出しに関するデータを送信したときのタイミングチャート、（ｃ）は、通信制御部からパラレルシリアル変換部へデータを送信したときのデータの読み出しに関するタイミングチャートである。 過去のエラー（エラー信号）を検出する場合のエラー検出回路の論理回路である。 過去のエラーを検出する場合のタイミングチャートである。 ライト（書き込み）アクセス後のエラー（エラー信号）を検出する場合のエラー検出回路の論理回路である。 ライトアクセス後のエラーを検出する場合のタイミングチャートである。

符号の説明

７ … 通信部
７１ … 通信制御部
７４ … シリアルパラレル変換部
９１ … ＦＩＦＯ（First In First Out）
Ａ１ … Ｘ線撮像装置
Ａ３ … 制御・画像処理装置

以下、図面を参照してこの発明の実施例を説明する。図１は、実施例に係るＸ線撮像装置の概略ブロック図であり、図２は、Ｘ線撮像装置から見た外部装置（制御・画像処理装置）の概略ブロック図であり、図３は、Ｘ線撮像装置のＸ線変換層周辺の概略断面図である。本実施例では、通信装置を用いた装置として、医療分野、工業分野、さらには原子力分野などに用いられる放射線撮像装置を例に採って説明するとともに、入射する放射線としてＸ線を例に採って説明し、放射線撮像装置としてＸ線撮像装置を例に採って説明する。

本実施例に係るＸ線撮像装置は、被検体にＸ線を照射して撮像を行う。具体的には、被検体を透過したＸ線像がＸ線変換層（本実施例ではアモルファスセレン膜）上に投影されて、像の濃淡に比例したキャリア（電荷情報）が層内に発生することでキャリアに変換される。

Ｘ線撮像装置Ａ１は、フラットパネル型Ｘ線検出器（ＦＰＤ）で構成され、図１に示すように、後述するゲートラインＧを選択するゲート駆動回路１と、Ｘ線変換層２３（図３を参照）で変換されたキャリアを蓄積して読み出すことでＸ線を検出する検出素子用回路２と、その検出素子用回路２で読み出されたキャリアを電圧に変換した状態で増幅する電荷電圧変換アンプ３と、その電荷電圧変換アンプ３で増幅された電圧のアナログ値からディジタル値に変換するＡ／Ｄ変換器４と、一連のＦＰＤ内の動作・処理を制御するパネル制御部５と、そのＡ／Ｄ変換器４でディジタル値に変換された電圧値（画素値）に対して画像補正の演算を行う画像補正部６と、制御・画像処理装置Ａ３の通信部１１に対してデータの送受信を行う通信部７と、Ａ／Ｄ変換器４でディジタル値に変換された画素値を記憶する画像バッファメモリ８と、画像補正部６で画像補正に用いられるパラメータを記憶するパラメータメモリ９とを備えている。通信部７は、この発明における通信装置に相当する。この説明から明らかなように、通信部７から見れば、通信部７を除くＸ線撮像装置Ａ１、後述する制御・画像処理装置Ａ３は外部となる。

ゲート駆動回路１は複数のゲートラインＧに電気的に接続されている。ゲート駆動回路１から各ゲートラインＧに電圧を印加することで、後述する薄膜トランジスタ（ＴＦＴ）ＴｒをＯＮにして後述するコンデンサＣａに蓄積されたキャリアの読み出しを開放し、各ゲートラインＧへの電圧を停止する（電圧を−１０Ｖにする）ことで、薄膜トランジスタＴｒをＯＦＦにしてキャリアの読み出しを遮断する。なお、各ゲートラインＧに電圧を印加することでＯＦＦにしてキャリアの読み出しを遮断し、各ゲートラインＧへの電圧を停止することでＯＮにしてキャリアの読み出しを開放するように、薄膜トランジスタＴｒを構成してもよい。

検出素子用回路２は、２次元状に配列した複数のゲートラインＧおよびデータラインＤで構成されているとともに、キャリアを蓄積するコンデンサＣａおよびそのコンデンサＣａに蓄積されたキャリアをＯＮ／ＯＦＦの切り換えで読み出す薄膜トランジスタＴｒを２次元状に配列して構成されている。ゲートラインＧは、各々の薄膜トランジスタＴｒのＯＮ／ＯＦＦ切り換えを制御し、かつ各々の薄膜トランジスタＴｒのゲートに電気的に接続されている。データラインＤは、薄膜トランジスタＴｒの読み出し側に電気的に接続されている。

説明の便宜上、本実施例では、縦・横式２次元マトリックス状配列で10×10個の薄膜トランジスタＴｒおよびコンデンサＣａが形成されているとする。すなわち、ゲートラインＧは、１０本のゲートラインＧ１〜Ｇ１０からなり、データラインＤは、１０本のデータラインＤ１〜Ｄ１０からなる。各ゲートラインＧ１〜Ｇ１０は、図１中のＸ方向に並設された１０個の薄膜トランジスタＴｒのゲートにそれぞれ接続され、各データラインＤ１〜Ｄ１０は、図１中のＹ方向に並設された１０個の薄膜トランジスタＴｒの読み出し側にそれぞれ接続されている。薄膜トランジスタＴｒの読み出し側とは逆側にはコンデンサＣａが電気的に接続されており、薄膜トランジスタＴｒとコンデンサＣａとの個数が一対一に対応する。

また、検出素子用回路２は、図３に示すように、検出素子ＤＵが２次元マトリックス状配列で絶縁基板２１にパターン形成されている。すなわち、絶縁基板２１の表面に、各種真空蒸着法による薄膜形成技術やフォトリソグラフィ法によるパターン技術を利用して、上述したゲートラインＧ１〜Ｇ１０およびデータラインＤ１〜Ｄ１０を配線し、薄膜トランジスタＴｒ，コンデンサＣａ，キャリア収集電極２２，Ｘ線変換層２３および電圧印加電極２４を順に積層形成することで構成されている。

Ｘ線変換層２３は、Ｘ線感応型の半導体厚膜で形成されており、本実施例では、非晶質のアモルファスセレン（ａ−Ｓｅ）膜で形成されている。Ｘ線変換層２３は、Ｘ線の入射によりＸ線の情報を電荷情報であるキャリアに変換する。なお、Ｘ線変換層２３は、Ｘ放射線の入射によりキャリアが生成されるＸ線感応型の物質であれば、アモルファスセレンに限定されない。また、Ｘ線以外の放射線（γ線など）を入射して撮像を行う場合には、Ｘ線変換層２３の替わりに、放射線の入射によりキャリアが生成される放射線感応型の物質を用いてもよい。また、光を入射して撮像を行う場合には、Ｘ線変換層２３の替わりに、光の入射によりキャリアが生成される光感応型の物質を用いてもよい。

キャリア収集電極２２は、コンデンサＣａに電気的に接続されており、Ｘ線変換層２３で変換されたキャリアを収集してコンデンサＣａに蓄積する。このキャリア収集電極２２も、薄膜トランジスタＴｒおよびコンデンサＣａと同様に、縦・横式２次元マトリックス状配列で多数個（本実施例では10×10個）形成されている。それらキャリア収集電極２２，コンデンサＣａおよび薄膜トランジスタＴｒが各検出素子ＤＵとしてそれぞれ分離形成されている。また、電圧印加電極２４は、全検出素子ＤＵの共通電極として全面にわたって形成されている。

図１の説明に戻って、電荷電圧変換アンプ３は、キャリアを電圧に変換した状態で増幅する。Ａ／Ｄ変換器４は、電圧のアナログ値からディジタル値に変換して画素値として、パネル制御部５を介して画像バッファメモリ８に記憶する。画像バッファメモリ８では、検出素子Ｄｕに対応する画素毎に画素値を並べて画像として記憶する。画像補正部６は、画像バッファメモリ８から画像を読み出して、パラメータメモリ９に予め記憶された画像補正のパラメータに基づいて読みだされた画像の補正を行う。

続いて、本実施例のＸ線撮像装置の制御シーケンスについて説明する。電圧印加電極２４に高電圧（例えば数１００Ｖ〜数１０ｋＶ程度）のバイアス電圧Ｖ_Ａを印加した状態で、検出対象であるＸ線を入射させる。

Ｘ線の入射によってＸ線変換層２３でキャリアが生成されて、そのキャリアが電荷情報としてキャリア収集電極２２を介してコンデンサＣａに蓄積される。ゲート駆動回路１の信号（ここではキャリア）読み出し用の走査信号（すなわちゲート駆動信号）によって、対象となるゲートラインＧが選択される。本実施例では、ゲートラインＧ１，Ｇ２，Ｇ３，…，Ｇ９，Ｇ１０の順に１つずつ選択されるものとして説明する。また、ゲート駆動回路１からの信号読み出し用の走査信号は、ゲートラインＧに電圧（例えば１５Ｖ程度）を印加する信号である。

ゲート駆動回路１から対象となるゲートラインＧを選択して、選択されたゲートラインＧに接続されている各薄膜トランジスタＴｒが選択指定される。この選択指定で選択指定された薄膜トランジスタＴｒのゲートに電圧が印加されてＯＮ状態となる。その選択指定された各薄膜トランジスタＴｒに接続されているコンデンサＣａから蓄積されたキャリアが、選択指定されてＯＮ状態に移行した薄膜トランジスタＴｒを経由して、データラインＤに読み出される。すなわち、選択されたゲートラインＧに関する検出素子ＤＵが選択指定されて、その選択指定された検出素子ＤＵのコンデンサＣａに蓄積されたキャリアが、データラインＤに読み出される。

一方、選択指定された同一のゲートラインＧに関する各々の検出素子ＤＵからの読み出し順については、データラインＤ１〜Ｄ１０の順に１つずつ選択されて読み出されるものとして説明する。すなわち、データラインＤに接続されている電荷電圧変換アンプ３がリセットされて、さらに薄膜トランジスタＴｒがＯＮ状態（すなわちゲートがＯＮ）に移行することで、キャリアがデータラインＤに読み出され、電荷電圧変換アンプ３にて電圧に変換された状態で増幅される。

つまり、各検出素子ＤＵのアドレス（番地）指定は、ゲート駆動回路１からの信号読み出し用の走査信号と、データラインＤに接続されている電荷電圧変換アンプ３の選択とに基づいて行われる。

先ず、ゲート駆動回路１からゲートラインＧ１を選択して、選択されたゲートラインＧ１に関する検出素子ＤＵが選択指定されて、その選択指定された検出素子ＤＵのコンデンサＣａに蓄積されたキャリアが、データラインＤ１〜Ｄ１０の順に読み出される。次に、ゲート駆動回路１からゲートラインＧ２を選択して、同様の手順で、選択されたゲートラインＧ２に関する検出素子ＤＵが選択指定されて、その選択指定された検出素子ＤＵのコンデンサＣａに蓄積されたキャリアが、データラインＤ１〜Ｄ１０の順に読み出される。残りのゲートラインＧについても同様に順に選択することで、２次元状のキャリアを読み出す。読みだされた各キャリアは電荷電圧変換アンプ３で電圧に変換された状態でそれぞれ増幅されて、Ａ／Ｄ変換器４でアナログ値からディジタル値に変換される。

上述したように、Ｘ線撮像装置Ａ１の外部には、図１、図２に示すように、装置を駆動させるＦＰＤ用電源Ａ２や、外部装置として制御・画像処理装置Ａ３を配設しており、Ｘ線撮像装置Ａ１の通信部７と制御・画像処理装置Ａ３の通信部１１とは光ファイバＦなどの光伝送手段を介して接続されている。このように接続することで、外部装置である制御・画像処理装置Ａ３に対してＸ線撮像装置Ａ１は通信可能に接続されている。制御・画像処理装置Ａ３は、通信部１１と画像処理部１２と制御部１３とを備えている。

次に、通信部周辺の特徴部分について、図４〜図９を参照して説明する。図４は、Ｘ線撮像装置の通信部の概略ブロック図であり、図５（ａ）は、シリアルパラレル変換部から通信制御部へデータを送信したときのデータの書き込みに関するタイミングチャートであり、図５（ｂ）は、シリアルパラレル変換部から通信制御部へ読み出しに関するデータを送信したときのタイミングチャートであり、図５（ｃ）は、通信制御部からパラレルシリアル変換部へデータを送信したときのデータの読み出しに関するタイミングチャートであり、図６は、過去のエラー（エラー信号）を検出する場合のエラー検出回路の論理回路であり、図７は、過去のエラーを検出する場合のタイミングチャートであり、図８は、ライト（書き込み）アクセス後のエラー（エラー信号）を検出する場合のエラー検出回路の論理回路であり、図９は、ライトアクセス後のエラーを検出する場合のタイミングチャートである。Ｘ線撮像装置Ａ１の通信部７は、図４に示すように、通信制御部７１とパラレルシリアル変換部７２と光電変換部７３とシリアルパラレル変換部７４とを備えている。

通信制御部７１とパラレルシリアル変換部７２とは同時並列に転送するビット数の信号線を介して接続されるとともに、通信制御部７１とシリアルパラレル変換部７４とは同時並列に転送するビット数の信号線を介して接続されている。具体的には、通信制御部７１とパラレルシリアル変換部７２とを接続させるビット数の信号線は、パラレル信号の転送用のデータバスであり、パラレル信号の他にデータバスの有効区間を示す有効区間信号も転送される。同様に、通信制御部７１とシリアルパラレル変換部７４とを接続させるビット数の信号線も、パラレル信号の転送用のデータバスであり、パラレル信号の他にデータバスの有効区間を示す有効区間信号も転送される。図４では、１６ビットのパラレル信号（１６ｂｉｔパラレルデータ）を転送する。したがって、通信制御部７１からパラレルシリアル変換部７２に転送するときには、１６ビットのパラレル信号（１６ｂｉｔパラレルデータ）が同時並列に転送され、逆に、シリアルパラレル変換部７４から通信制御部７１に転送するときには、同じく１６ビットのパラレル信号（１６ｂｉｔパラレルデータ）が同時並列に転送される。

通信制御部７１では、画像補正部６（図１を参照）からのデータを受信した場合には、有効区間信号を送信可能（イネーブル）にして、パラレルシリアル変換部７２に１６ビットずつデータを送信する。逆に、通信制御部７１では、有効区間信号が受信可能（イネーブル）になった場合は、シリアルパラレル変換部７４から１６ビットずつデータを受信して、画像補正部６やパネル制御部５（図１を参照）にそれらのデータを送信する。図５（ａ）〜図５（ｃ）では、有効区間信号を送受信可能（イネーブル）にするために、電圧をＨｉｇｈにすることで行ったが、信号様式に応じて電圧をＬｏｗにして、有効区間信号を送受信可能（イネーブル）にしてもよい。

図５（ａ）に示すように、有効区間信号がイネーブルになり、通信制御部７１で、シリアルパラレル変換部７４から書き込み（ライト）を示すコマンド（図５（ａ）では「ライトコマンド」で表記）、アドレスおよび（書き込みの対象となる）データを受信した場合には、後述するエラー信号がなければ指定されたアドレスにデータの書き込みを行う。なお、画像補正のパラメータの更新を行う場合には、格納するパラメータのアドレスを指定し、パラメータのデータの書き込みを行う。また、図５（ｂ）に示すように、有効区間信号がイネーブルになり、通信制御部７１で、シリアルパラレル変換部７４から読み出しに関するデータとして読み出し（リード）を示すコマンド（図５（ｂ）では「リードコマンド」で表記）、アドレスを受信した場合には、指定されたアドレスを読み出し、図５（ｃ）に示すように、有効区間信号をイネーブルにして、通信制御部７１は、（読み出しの対象となる）データをパラレルシリアル変換部７２に送信する。このことから、通信制御部７１は、この発明における送信手段に相当し、この発明における受信手段にも相当する。

図４の説明に戻って、パラレルシリアル変換部７２と光電変換部７３とは１つの信号線を介して接続されるとともに、光電変換部７３とシリアルパラレル変換部７４とは１つの信号線を介して接続されている。具体的には、パラレルシリアル変換部７２と光電変換部７３とを接続させる１つの信号線は、差動信号（CML: Current Mode Logic）用のデータバスであり、光電変換部７３とシリアルパラレル変換部７４とを接続させる１つの信号線も、差動信号用のデータバスである。差動信号とは、「課題を解決するための手段」の欄でも述べたように、データを２つの信号に分けて、一方の信号には元のデータの信号を、他方の信号には元のデータの位相が反転した逆位相の信号をそれぞれ割り当てた信号（「平衡接続」とも呼ばれる）のことである。差動信号を採用すると、信号にノイズが重畳しても逆位相の信号にも逆位相のノイズが同相で重畳され、ノイズ分がキャンセルされる。したがって、差動信号は耐ノイズ性に優れている。また、高速に転送するために信号の立ち上がり／立ち下がりを速くすべく信号の振幅を小さくしたり、ケーブルが長いことに起因して信号の電圧が落ちる場合には差動信号は有用である。

パラレルシリアル変換部７２と光電変換部７３とを接続させる差動信号用のデータバスも、光電変換部７３とシリアルパラレル変換部７４とを接続させる差動信号用のデータバスも、パラレル信号の転送用のデータバスと相違して、シリアル信号の転送用のデータバスである。このことから、通信制御部７１からパラレルシリアル変換部７２に転送されたパラレル信号（転送クロックおよび有効区間信号も含む）を、パラレルシリアル変換部７２でシリアル信号（図４では「高速シリアル信号（差動信号）」で表記）に変換して光電変換部７３に転送する。逆に光電変換部７３からシリアルパラレル変換部７４に転送されたシリアル信号（図４では「高速シリアル信号（差動信号）」で表記）を、シリアルパラレル変換部７４でパラレル信号（転送クロックおよび有効区間信号も含む）に変換して通信制御部７１に転送する。したがって、パラレルシリアル変換部７２から光電変換部７３に転送するときには、１つ１つのシリアル信号が連続的に転送され、逆に光電変換部７３からシリアルパラレル変換部７４に転送するときには、同じく１つ１つのシリアル信号が連続的に転送される。

なお、本実施例では、パラレルシリアル変換部７２は、１６ｂｉｔパラレルデータ、有効区間信号の転送の通信品質を維持するために、通信プロトコル（通信規約）に基づいて２０ｂｉｔパラレルデータに変換してから、シリアル化してシリアル信号に変換する。逆に、シリアルパラレル変換部７４ではシリアル信号をパラレル化して２０ｂｉｔパラレルデータに変換してから、冗長を外して１６ｂｉｔパラレルデータに戻す。また、通信プロトコル違反の２０ｂｉｔパラレルデータについてはエラーを検出するエラー検出機能をシリアルパラレル変換部７４は備え、通信プロトコル違反のときにはエラー信号を出力する。なお、エラー検出機能を通信制御部７１にも備え、図５（ａ）〜図５（ｃ）に示すプロトコルに該当しない入力を受信した場合や、存在しないアドレスが指定された場合などにエラーと検出してエラー信号を出力する。通信制御部７１およびシリアルパラレル変換部７４は、この発明におけるエラー検出手段に相当する。

図４の説明に戻って、光電変換部７３は光ファイバＦを介して制御・画像処理装置Ａ３の通信部１１（図１、図２を参照）に接続されている。具体的には、光電変換部７３と制御・画像処理装置Ａ３の通信部１１（図１、図２を参照）とを接続させる光ファイバＦは、光電変換部７３から見て送信用の光ファイバＦと、光電変換部７３から見て受信用の光ファイバＦとで構成されている。パラレルシリアル変換部７２から光電変換部７３に転送されたシリアル信号の電気信号を光電変換部７３では光信号に変換して、送信用の光ファイバＦを介して制御・画像処理装置Ａ３の通信部１１に転送する。逆に、受信用の光ファイバＦを介して制御・画像処理装置Ａ３の通信部１１から転送された光信号を光電変換部７３ではシリアル信号の電気信号に変換して、シリアルパラレル変換部７４に転送する。

上述した通信制御部７１、パラレルシリアル変換部７２およびシリアルパラレル変換部７４は、プログラムデータに応じて内部の使用するハードウェア回路（例えば論理回路）が変更可能なプログラマブルデバイス（例えばＦＰＧＡ(Field Programmable Gate Array)）で構築される。過去のエラー（エラー信号）を検出する場合のエラー検出回路は、図６に示すような論理回路で構築され、ライト（書き込み）アクセス後のエラー（エラー信号）を検出する場合のエラー検出回路は、図８に示すような論理回路で構築される。

図５（ａ）に示すような書き込み（ライト）を示すコマンド（ライトコマンド）がシリアルパラレル変換部７４から通信制御部７１にアクセス（以下、「ライトアクセス」と略記する）があった場合（すなわち制御・画像処理装置Ａ３から受信されたデータがあった場合）、シリアルパラレル変換部７４および通信制御部１１の両方にエラーがないこと、そのライトアクセスの過去複数サイクル（例えば１０２３サイクル）にエラーがなかったこと、およびこのライトアクセス後の複数サイクル（例えば１６サイクル）にエラーがない場合にのみ書き込みを行うように制御する。以上をまとめると、通信制御部７１の受信機能で制御・画像処理装置Ａ３からのライトアクセス（データ）が受信される前後における、予め定められた期間（時間的な前のタイミングは過去複数のサイクル、時間的な後はライトアクセス後の複数サイクル）内にエラーが検出されていない場合のみ後述するＦＩＦO９１で一時的に記憶された受信されたデータを外部（例えばパネル制御部５や画像補正部６に相当するアドレス）に送信して書き込むように通信制御部７１の送信機能は制御する。

過去のエラー（エラー信号）を検出する場合には、図７に示すようなタイミングチャートとなる。図７では、１サイクル（クロック信号の１周期）毎に入力データが“１”，“２”，“３”，…，“１０２７”，“１０２８”，“１０２９”，…の順に受信されると、入力データが“１”，“４”および“１０３２”（右上斜線のハッチングを参照）のタイミングのときエラー信号が受信されるとする。

過去のエラーを検出する場合のエラー検出回路は、図６に示すように、カウンタ８１とカウンタフル判定回路８２とＮＯＴ回路（インバータ：反転回路）８３とシフトレジスタ回路８４とを備えている。シフトレジスタ回路８４は、例えばフリップフロップ回路などのように過去の状態を保持できるような回路で構成される。

入力データおよび有効区間信号（この場合には入力有効区間信号）は、シフトレジスタ回路８４を介して、１サイクル分だけ遅延されて、出力データおよび有効区間信号（この場合には出力有効区間信号）として出力される。また、エラー信号がカウンタ８１に入力されたタイミングを基点としてカウンタ８１はカウント（計数）し、エラー信号が受信されない限り、カウンタフル判定回路８２で“１０２３”になるまで順にカウントする（図６中の「１０ｂｉｔ」は“０”〜“１０２３”までのカウント数２^１０（＝１０２４））。なお、カウンタフル判定回路８２で出力されたデータを、ＮＯＴ回路８３を介してカウンタ８１に帰還する。エラー信号が受信されたときには、カウンタ８１は“０”にリセットする。

図７では、入力データが“１”のタイミングでエラー信号が受信され、入力データが“４”のタイミングでエラー信号が受信された場合には、入力データが“１”のタイミングを基点としてカウンタ８１は“０”から順に１サイクル毎に１つずつカウントして、入力データが“４”のタイミングを基点としてカウンタ８１はカウントを“０”にリセットして“０”から順に１サイクル毎に１つずつカウントする。そして、図７では、入力データが“４”のタイミングでエラー信号が受信された後では、入力データが“１０３２”のタイミングになるまでエラー信号が受信されないので、“０”にリセットされることなく１つずつカウントされ、“１０２３”にカウントされた時点でカウント値を“１０２３”に保った状態として、入力データが“１０３２”のタイミングを基点としてカウンタ８１はカウントを“０”にリセットする。このカウント値が“１０２３”のときに判定結果は“受信許可”とする信号を出力して、ライトアクセスの過去１０２３サイクルにエラーがなかったとして、過去のエラーを検出する。

ライト（書き込み）アクセス後のエラー（エラー信号）を検出する場合には、図９に示すようなタイミングチャートである。実施例の説明ではライトアクセス後の１６サイクルでエラー検出するが、図８、図９では、図を簡略化するためにライトアクセス後の４サイクルでエラー検出する回路およびタイミングチャートとする。したがって、図８では、シフトレジスタ回路については４段のみ図示しているが、１６サイクルの場合には実際には１６段となる。また、図９では、図７と同様に、１サイクル（クロック信号の１周期）毎に入力データが“１”，“２”，“３”，…，“１７”，“１８”，…の順に受信されると、入力データが“１”，“４”，“１１”および“１７”（右上斜線のハッチングを参照）のタイミングのときエラー信号が受信されるとする。

ライトアクセス後のエラーを検出する場合のエラー検出回路は、図８に示すように、ＦＩＦＯ(First In First Out)９１と４ＣＬＫ遅延回路９２と４段のシフトレジスタ回路９３，９４，９５，９６とＯＲ回路９７とＮＯＴ回路９８とを備えている。ＦＩＦＯ９１は、「先入れ先出しメモリ」とも呼ばれており、データが入った（受信された）順に一時的に記憶され、読み出されるメモリである。シフトレジスタ回路９３，９４，９５，９６は、シフトレジスタ回路８４と同様に、例えばフリップフロップ回路などのように過去の状態を保持できるような回路で構成される。ＦＩＦＯ９１は、この発明における記憶手段に相当する。

入力データおよび入力有効区間信号は、１６サイクル分（図９では図８の４ＣＬK遅延回路９２による４サイクル分）だけ遅延されて、ＦＩＦＯ９１から出力データおよび出力有効区間信号として出力される。また、エラー信号も、１６段のシフトレジスタ回路（図８では４段のシフトレジスタ回路９３，９４，９５，９６）を介して、１段ごとに１サイクル分だけ遅延されて、最終段のシフトレジスト回路では１６サイクル分（図９では４サイクル分）だけ遅延される。

図９の「エラー信号遅延１」は、１段目のシフトレジスタ回路９３から出力された信号であり、「エラー信号遅延２」は、２段目のシフトレジスタ回路９４から出力された信号であり、「エラー信号遅延３」は、３段目のシフトレジスタ回路９５から出力された信号であり、「エラー信号遅延４」は、４段目のシフトレジスタ回路９６から出力された信号である。エラー信号も含めて、シフトレジスタ回路９３，９４，９５，９６で保持されたエラー信号遅延１，２，３，４のいずれかがＨｉｇｈになった場合にはＯＲ回路９７はＨｉｇｈを出力し、エラー信号も含めてエラー信号遅延１，２，３，４が全てＬｏｗになった場合のみＯＲ回路９７はＬｏｗを出力する。

図９では、入力データが“１”のタイミングでエラー信号が受信され、入力データが“４”のタイミングでエラー信号が受信された場合には、入力データが“１”から“８”までのタイミングまでは、エラー信号も含めてエラー信号遅延１，２，３，４のいずれかがＨｉｇｈになっているので、ＯＲ回路９７はＨｉｇｈを出力し、ＯＲ回路９７からＮＯＴ回路９８を介して反転された判定信号はＬｏｗを出力する。そして、図９では、入力データが“４”のタイミングでエラー信号が受信された後では、入力データが“１１”のタイミングになるまでエラー信号が受信されないので、入力データが“９”から“１０”までのタイミングでは、エラー信号も含めてエラー信号遅延１，２，３，４が全てＬｏｗになっており、ＯＲ回路９７はＬｏｗを出力し、ＯＲ回路９７からＮＯＴ回路９８を介して反転された判定信号はＨｉｇｈを出力する。この入力データが“９”から“１０”までのタイミング（すなわち判定信号がＨｉｇｈのタイミング）では、“受信許可”として、ライトアクセス後の１６サイクル（図８、図９では４サイクル）にエラーがなかったとして、ライトアクセス後のエラーを検出する。

また、図９では、入力データが“１１”のタイミングでエラー信号が受信され、入力データが“１７”のタイミングでエラー信号が受信された場合には、入力データが“１１”から“１５”のタイミングまでは、エラー信号も含めてエラー信号遅延１，２，３，４のいずれかがＨｉｇｈになっているので、ＯＲ回路９７はＨｉｇｈを出力し、ＯＲ回路９７からＮＯＴ回路９８を介して反転された判定信号はＬｏｗを出力する。そして、図９では、入力データが“１１”のタイミングでエラー信号が受信された後では、入力データが“１７”のタイミングになるまでエラー信号が受信されないので、入力データが“１６”のタイミングのみ、エラー信号も含めてエラー信号遅延１，２，３，４が全てＬｏｗになっており、ＯＲ回路９７はＬｏｗを出力し、ＯＲ回路９７からＮＯＴ回路９８を介して反転された判定信号はＨｉｇｈを出力する。この入力データが“１６”のタイミング（すなわち判定信号がＨｉｇｈのタイミング）では、“受信許可”として、ライトアクセス後の１６サイクル（図８、図９では４サイクル）にエラーがなかったとして、ライトアクセス後のエラーを検出する。

光ファイバＦの接続がなくなった場合、光電変換部７３からの差動信号の出力は不定となる。差動信号の非反転（元のデータの信号）、反転の各信号が同じような電気レベルで不定になった場合、ロジックレベルはＨｉｇｈ，Ｌｏｗに不規則（ランダム）に変化することが多い。したがって、２０ｂｉｔパラレルデータはランダムに変化することが多い。そのため、シリアルパラレル変換部７４で２０ｂｉｔパラレルデータから１６ｂｉｔに変換することで冗長性を持つデータから冗長を外して元のデータに戻すときに、エラーが発生し易い。また、通信制御部７１のエラー検知でもエラーが発生し易い。

このようなランダムな変化を通信プロトコル違反としてエラー信号を出力するには、規則的な変化パターン（通信プロトコル条件）のときにはエラー信号を出さずに、それ以外の変化パターン（ランダムな変化パターン）のときにはエラー信号を出力するテーブルを予め用意すればよい。ただ、ランダムな変化パターンであるにも関わらず、上述したテーブルに予め用意された規則的な変化パターン（通信プロトコル条件）に偶然に合致し、不用意にライトアクセスが発生し、データの書き込みが不用意に生じる。そこで、過去の一定の区間（過去の複数サイクル）において問題なく通信を行うことができていたことを確認する対策を行うことで、ランダムな変化パターンが通信プロトコル条件に偶然に合致する可能性を低くする。

また、これらの対策だけでは、光ファイバＦに代表されるケーブルを抜き始めた瞬間に不用意にライトアクセスが発生し、データの書き込みが不用意に生じる可能性があるので、ライトアクセス（のタイミング）をバッファに一時的に格納し、しばらくエラーが発生しないことを確認してからデータの書き込みを行うことで、光ファイバの挿抜があった場合でも不用意なデータの書き込みを防止することが可能となる。

本実施例に係るＸ線撮像装置Ａ１に用いられる通信部７によれば、通信エラーを検出するエラー検出機能を通信制御部７１およびシリアルパラレル変換部７４が備えるとともに、通信部７は、通信制御部７１の受信機能で制御・画像処理装置Ａ３から受信されたデータを一時的に記憶するＦＩＦＯ９１を備えている。通信制御部７１の送信機能は、通信制御部７１の受信機能で制御・画像処理装置Ａ３からのライトアクセス（データ）が受信される前後における、予め定められた期間内にエラーが検出されていない場合のみＦＩＦO９１で一時的に記憶された受信されたデータを外部（例えばパネル制御部５や画像補正部６に相当するアドレス）に送信して書き込むように制御するので、例えばケーブルの挿抜、外部装置である制御・画像処理装置Ａ３側の再起動があった場合などでもエラー検出機能は通信エラーとして検出し、それらの場合においても不用意なデータの外部（パネル制御部５や画像補正部６に相当するアドレス）への送信、すなわち書き込みを防止することができる。したがって、通信エラーがない場合（例えば通信が復帰した後の場合）でも例えば初期化やキャリブレーションを行わずに書き込み作業が可能となる。その結果、通信エラーが起こっても不用意なデータの書き込みを防止、作業性の向上を図る。

本実施例では、冗長性を持つデータから冗長を外して元のデータに戻すときに、特にケーブルの挿抜のときには通信エラーが検出される。これを利用することで、冗長性を持つデータから冗長を外して元のデータに戻すことに基づいてエラー検出手段は通信エラーを検出する。

本実施例では、冗長を外した元のデータのビット数の１６ｂｉｔに対してビット数の４ｂｉｔを付加した２０ｂｉｔデータである。元のデータのビット数の１６ｂｉｔに対してビット数の４ｂｉｔを付加することで、データに対して冗長性を持たすことが可能である。

本実施例では、差動信号を採用している。上述したように、差動信号は耐ノイズ性に優れており、高速に転送するために信号の立ち上がり／立ち下がりを速くすべく信号の振幅を小さくしたり、ケーブルが長いことに起因して信号の電圧が落ちる場合には差動信号は有用である。一方で、光ファイバなどに代表されるケーブルの挿抜（特にケーブルが外れたとき）によって差動信号の出力は不定となる。差動信号の非反転（元のデータの信号）、反転の各信号が同じような電気レベルで不定になった場合、ロジックレベルはＨｉｇｈ，Ｌｏｗに不規則（ランダム）に変化することが多い。このランダムに変化するのを利用してエラー検出機能は通信エラーを検出する。

この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。

（１）上述した実施例では、通信装置を用いた装置としてＸ線撮像装置を例に採って説明したが、Ｘ線以外の放射線撮像装置に例示されるように、外部からのデータを受信する受信手段と、データを外部に送信する送信手段とを備えた通信装置であれば、特に限定されない。また、外部装置においても制御・画像処理装置に限定されない。

（２）上述した実施例では、この発明における送信手段（実施例では通信制御部７１の送信機能）は、受信手段（実施例では通信制御部７１の受信機能）で外部（実施例では制御・画像処理装置Ａ３）からのデータが受信される前後における、予め定められた期間（実施例では時間的な前のタイミングは過去複数のサイクル、時間的な後はライトアクセス後の複数サイクル）内にエラーが検出されていない場合のみ記憶手段（実施例ではＦＩＦＯ９１）で一時的に記憶された受信されたデータを外部（実施例ではパネル制御部５や画像補正部６に相当するアドレス）に送信して書き込むように制御したが、読み出し作業においても同様に制御してもよい。すなわち、送信手段は、通信制御部７１の受信機能で外部であるパネル制御部５や画像補正部６に相当するアドレスからのデータが受信される前後における、予め定められた期間内にエラーが検出されていない場合のみＦＩＦＯ９１などに代表される記憶手段で一時的に記憶された受信されたデータ（すなわち読み出しの対象となるデータ）を外部装置である制御・画像処理装置Ａ３に送信して読み出すように制御してもよい。このように制御することで、例えばケーブルの挿抜、外部装置側の再起動があった場合などでもエラー検出手段は通信エラーとして検出し、それらの場合においても不用意なデータの外部（制御・画像処理装置Ａ３）への送信、すなわち読み出しを防止することができる。したがって、通信エラーがない場合（例えば通信が復帰した後の場合）でも例えば初期化やキャリブレーションを行わずに読み出し作業が可能となる。その結果、通信エラーが起こっても不用意なデータの読み出しを防止、作業性の向上を図る。

また、送信手段は、受信手段で外部からのデータが受信される前後における、予め定められた期間内にエラーが検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを外部に送信して書き込むように制御するとともに、送信手段は、受信手段で外部からのデータが受信される前後における、予め定められた期間内にエラーが検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを外部に送信して読み出すように制御してもよい。したがって、書き込み作業および読み出し作業の両方においても制御してもよい。

（３）外部装置（実施例では制御・画像処理装置）側の通信部に対しても、上述した実施例のように、送信手段は、受信手段で外部からのデータが受信される前後における、予め定められた期間内にエラーが検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを外部に送信して書き込むように制御する、あるいは送信手段は、受信手段で外部からのデータが受信される前後における、予め定められた期間内にエラーが検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを外部に送信して読み出すように制御するように構成してもよい。

（４）上述した実施例では、通信エラーを、受信されたデータに基づいて検出を行っていたが、コネクタの抜き差しを機械的または電気的に検知してエラーを検出する構成にしてもよい。

（５）受信元と送信先の外部が同一であってもよい。すなわち、送信手段は、受信手段で外部（例えば制御・画像処理装置Ａ３）からのデータが受信される前後における、予め定められた期間内にエラーが検出されていない場合のみ記憶手段で一時的に記憶された受信されたデータを同じ外部（制御・画像処理装置Ａ３）に送信してもよい。外部がパネル制御部５や画像補正部６に相当するアドレスの場合においても同様である。

Claims (4)

1. 外部からのデータを受信する受信手段と、データを外部に送信する送信手段とを備えた通信装置であって、通信エラーを検出するエラー検出手段と、前記受信手段で外部から受信されたデータを一時的に記憶する記憶手段とを備え、
   前記送信手段は、前記受信手段で外部からのデータが受信される前及び後における予め定められた期間の双方の期間内において、前記エラー検出手段で通信エラーが検出されていない場合のみ、前記記憶手段で一時的に記憶された前記受信されたデータを外部に送信するように制御することを特徴とする通信装置。
2. 請求項１に記載の通信装置において、冗長性を持つデータから冗長を外して元のデータに戻すことに基づいて前記エラー検出手段は前記通信エラーを検出することを特徴とする通信装置。
3. 請求項２に記載の通信装置において、前記冗長性を持つデータは、前記冗長を外した元のデータのビット数に対してビット数を付加したデータであることを特徴とする通信装置。
4. 請求項１から請求項３のいずれかに記載の通信装置において、前記データは差動信号であることを特徴とする通信装置。

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