JPH07210472A - Ｉ／ｏインタフェース制御方法および計算機システム - Google Patents
Ｉ／ｏインタフェース制御方法および計算機システムInfo
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- JPH07210472A JPH07210472A JP6006157A JP615794A JPH07210472A JP H07210472 A JPH07210472 A JP H07210472A JP 6006157 A JP6006157 A JP 6006157A JP 615794 A JP615794 A JP 615794A JP H07210472 A JPH07210472 A JP H07210472A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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- G06F11/0793—Remedial or corrective actions
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Abstract
(57)【要約】
【目的】チャネル制御装置チェックストップ時のＩ／Ｏ
インタフェース制御方法および計算機システムに関し，
データ転送中にチャネル制御装置がチェックストップし
た際にも，ブロック単位の書き込みを完結させ，ブロッ
クのデータ破壊を回避できるようにすることを目的とす
る。 【構成】チャネル制御装置13において異常を検出したと
きにチェックストップ信号をチャネル装置17へ送る。チ
ャネル装置17では現在実行中のＩ／Ｏ動作は完結させ，
新たなＩ／Ｏ動作へは入らない制御を行う。また，主記
憶制御装置11に対してはチェックストップ信号を所定の
時間だけ遅らせてから送信し，主記憶制御装置11ではそ
れを受信したときにチャネル制御装置13およびチャネル
装置17を切り離し，データ転送を中断する制御を行う。
インタフェース制御方法および計算機システムに関し，
データ転送中にチャネル制御装置がチェックストップし
た際にも，ブロック単位の書き込みを完結させ，ブロッ
クのデータ破壊を回避できるようにすることを目的とす
る。 【構成】チャネル制御装置13において異常を検出したと
きにチェックストップ信号をチャネル装置17へ送る。チ
ャネル装置17では現在実行中のＩ／Ｏ動作は完結させ，
新たなＩ／Ｏ動作へは入らない制御を行う。また，主記
憶制御装置11に対してはチェックストップ信号を所定の
時間だけ遅らせてから送信し，主記憶制御装置11ではそ
れを受信したときにチャネル制御装置13およびチャネル
装置17を切り離し，データ転送を中断する制御を行う。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，計算機システム上でチ
ャネル制御装置がチェックストップした際のＩ／Ｏ（入
出力）インタフェースの制御に係り，特にチェックスト
ップが発生したときでもＤＡＳＤ（Direct Access Stor
age Device）等の入出力装置におけるデータ破壊を回避
できるようにしたＩ／Ｏインタフェース制御方法および
計算機システムに関する。
ャネル制御装置がチェックストップした際のＩ／Ｏ（入
出力）インタフェースの制御に係り，特にチェックスト
ップが発生したときでもＤＡＳＤ（Direct Access Stor
age Device）等の入出力装置におけるデータ破壊を回避
できるようにしたＩ／Ｏインタフェース制御方法および
計算機システムに関する。
【０００２】
【従来の技術】計算機システムにおいて，緊急性を要す
る重大な障害が発生したために，その関連する部位を停
止させることをチェックストップという。チャネル制御
装置がハードウェアの異常によりチェックストップした
場合，Ｉ／Ｏインタフェースのシーケンスを続行するこ
とができなくなることにより，入出力装置がハングアッ
プし，入出力装置を共有している他の計算機装置の動作
にも影響がでることがある。したがって，このような場
合には，速やかにＩ／Ｏインタフェースを解放する必要
がある。
る重大な障害が発生したために，その関連する部位を停
止させることをチェックストップという。チャネル制御
装置がハードウェアの異常によりチェックストップした
場合，Ｉ／Ｏインタフェースのシーケンスを続行するこ
とができなくなることにより，入出力装置がハングアッ
プし，入出力装置を共有している他の計算機装置の動作
にも影響がでることがある。したがって，このような場
合には，速やかにＩ／Ｏインタフェースを解放する必要
がある。
【０００３】従来の計算機システムにおいては，図４
（Ａ）に示すように，チャネル制御装置４３がチェック
ストップした場合，チェックストップ信号発生回路４４
により，チャネル制御装置４３の異常を知らせるチェッ
クストップ信号をチャネル装置４７に送っている。この
信号によりチャネル装置４７は即座にセレクティブリセ
ット(Selective-Reset) 信号を発行して，Ｉ／Ｏインタ
フェースを解放している（図４（Ａ）の）。さらに，
主記憶制御装置４０は，チャネル制御装置４３からのチ
ェックストップ信号を受信すると，速やかにチャネル制
御装置４３の切り離し処理を行い，また，いずれソフト
ウェアにより，主記憶領域が解放されることから，デー
タ転送中であればその中断を行っている（図４（Ａ）の
）。この処理をインタフェースカット（INF CUT)とい
う。
（Ａ）に示すように，チャネル制御装置４３がチェック
ストップした場合，チェックストップ信号発生回路４４
により，チャネル制御装置４３の異常を知らせるチェッ
クストップ信号をチャネル装置４７に送っている。この
信号によりチャネル装置４７は即座にセレクティブリセ
ット(Selective-Reset) 信号を発行して，Ｉ／Ｏインタ
フェースを解放している（図４（Ａ）の）。さらに，
主記憶制御装置４０は，チャネル制御装置４３からのチ
ェックストップ信号を受信すると，速やかにチャネル制
御装置４３の切り離し処理を行い，また，いずれソフト
ウェアにより，主記憶領域が解放されることから，デー
タ転送中であればその中断を行っている（図４（Ａ）の
）。この処理をインタフェースカット（INF CUT)とい
う。
【０００４】
【発明が解決しようとする課題】従来の技術では，チャ
ネル制御装置４３の異常を知らせる信号（チェックスト
ップ信号）がチャネル装置４７に伝わると，チャネル装
置４７は即座にセレクティブリセット信号を発行し，Ｉ
／Ｏインタフェースを解放している。このためＤＡＳＤ
への書き込み中にチェックストップが発生すると，それ
以後，書き込み中のブロック（またはレコード）には，
図４（Ｂ）に示すようにゼロパディングがなされ，内容
が正しくないブロックとなってしまう。
ネル制御装置４３の異常を知らせる信号（チェックスト
ップ信号）がチャネル装置４７に伝わると，チャネル装
置４７は即座にセレクティブリセット信号を発行し，Ｉ
／Ｏインタフェースを解放している。このためＤＡＳＤ
への書き込み中にチェックストップが発生すると，それ
以後，書き込み中のブロック（またはレコード）には，
図４（Ｂ）に示すようにゼロパディングがなされ，内容
が正しくないブロックとなってしまう。
【０００５】同様に，主記憶制御装置４０もチェックス
トップ信号により，チャネル制御装置４３の切り離し処
理を即座に行い，また，データ転送の中断も行っている
ので，仮にセレクティブリセット信号が発行されなかっ
たとしても，転送中の動作はデータオーバランとなり，
やはりゼロパディングがなされてしまう。このようにゼ
ロパディングがなされ，破壊されたブロックが存在する
と，ソフトウェアにとってはその復旧がきわめて困難で
あった。
トップ信号により，チャネル制御装置４３の切り離し処
理を即座に行い，また，データ転送の中断も行っている
ので，仮にセレクティブリセット信号が発行されなかっ
たとしても，転送中の動作はデータオーバランとなり，
やはりゼロパディングがなされてしまう。このようにゼ
ロパディングがなされ，破壊されたブロックが存在する
と，ソフトウェアにとってはその復旧がきわめて困難で
あった。
【０００６】本発明は上記問題点の解決を図り，データ
転送中にチャネル制御装置がチェックストップした際に
も，ブロック単位の書き込みを完結させ，ブロックのデ
ータ破壊を回避できるようにすることを目的とする。
転送中にチャネル制御装置がチェックストップした際に
も，ブロック単位の書き込みを完結させ，ブロックのデ
ータ破壊を回避できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１に示す計算機システムにおいて，チャネ
ル装置１７は，主記憶装置１０とＤＡＳＤ等の入出力装
置１９との間のデータ転送を行う装置である。チャネル
制御装置１３は，チャネル装置１７群を制御する装置で
ある。主記憶制御装置１１は，主記憶装置１０を制御す
る装置である。転送制御装置１６は，主記憶制御装置１
１とチャネル装置１７とを接続する装置である。
図である。図１に示す計算機システムにおいて，チャネ
ル装置１７は，主記憶装置１０とＤＡＳＤ等の入出力装
置１９との間のデータ転送を行う装置である。チャネル
制御装置１３は，チャネル装置１７群を制御する装置で
ある。主記憶制御装置１１は，主記憶装置１０を制御す
る装置である。転送制御装置１６は，主記憶制御装置１
１とチャネル装置１７とを接続する装置である。
【０００８】チェックストップ信号発生回路１４は，チ
ャネル制御装置１３において異常を検出したときにチャ
ネル装置１７へその異常を通知するチェックストップ信
号を発生する回路である。遅延回路１５は，チェックス
トップ信号を所定の時間だけ遅らせてから主記憶制御装
置１１に対して送信する回路である。
ャネル制御装置１３において異常を検出したときにチャ
ネル装置１７へその異常を通知するチェックストップ信
号を発生する回路である。遅延回路１５は，チェックス
トップ信号を所定の時間だけ遅らせてから主記憶制御装
置１１に対して送信する回路である。
【０００９】チャネル装置１７における制御部１８は，
チャネル制御装置１３からチェックストップ信号を受信
したときに，現在実行中のＩ／Ｏ動作は完結させ，新た
なＩ／Ｏ動作へは入らない制御を行う手段である。
チャネル制御装置１３からチェックストップ信号を受信
したときに，現在実行中のＩ／Ｏ動作は完結させ，新た
なＩ／Ｏ動作へは入らない制御を行う手段である。
【００１０】主記憶制御装置１１における制御部１２
は，チャネル制御装置１３から遅延を受けたチェックス
トップ信号を受信した際に，チャネル制御装置１３およ
びチャネル装置１７を切り離し，データ転送を中断する
制御を行う手段である。
は，チャネル制御装置１３から遅延を受けたチェックス
トップ信号を受信した際に，チャネル制御装置１３およ
びチャネル装置１７を切り離し，データ転送を中断する
制御を行う手段である。
【００１１】さらに，チャネル装置１７において，制御
部１８は，チャネル制御装置１３からのチェックストッ
プ信号を受信したときに，実行中のＩ／Ｏ動作を時間監
視し，所定の時間が経過してもデータ転送が終了しない
場合には，チャネル制御装置１３の切り離しおよびデー
タ転送の中断を行うように制御する。
部１８は，チャネル制御装置１３からのチェックストッ
プ信号を受信したときに，実行中のＩ／Ｏ動作を時間監
視し，所定の時間が経過してもデータ転送が終了しない
場合には，チャネル制御装置１３の切り離しおよびデー
タ転送の中断を行うように制御する。
【００１２】遅延回路１５により，主記憶制御装置１１
に対して通知する信号を遅らせる所定の時間は，入出力
装置１９への１チャネルコマンドが終了する程度の時間
に設定される。
に対して通知する信号を遅らせる所定の時間は，入出力
装置１９への１チャネルコマンドが終了する程度の時間
に設定される。
【００１３】
【作用】従来の技術の問題点を解決するために，本発明
では以下のようにする。なお，入出力装置１９はＤＡＳ
Ｄであるとして説明するが，必ずしもＤＡＳＤでなくて
もよい。
では以下のようにする。なお，入出力装置１９はＤＡＳ
Ｄであるとして説明するが，必ずしもＤＡＳＤでなくて
もよい。
【００１４】１）チャネル装置１７の制御部１８は，チ
ャネル制御装置１３からのチェックストップ信号を受信
した際に，即座にセレクティブリセット(Selective-Res
et)信号を発行せずに，実行中のデータ転送を続行し，
これが完結した際に新たなＩ／Ｏ動作は抑止し，セレク
ティブリセット信号を発行し，Ｉ／Ｏインタフェースを
解放する制御を行う。
ャネル制御装置１３からのチェックストップ信号を受信
した際に，即座にセレクティブリセット(Selective-Res
et)信号を発行せずに，実行中のデータ転送を続行し，
これが完結した際に新たなＩ／Ｏ動作は抑止し，セレク
ティブリセット信号を発行し，Ｉ／Ｏインタフェースを
解放する制御を行う。
【００１５】２）チャネル制御装置１３がチェックスト
ップすると，いずれソフトウェアにより主記憶領域の解
放がなされ，長時間にわたりデータ転送を続けることは
データ化けの原因となる。本発明ではこれを考慮し，チ
ャネル制御装置１３は主記憶制御装置１１へのチャネル
制御装置１３の切り離しのための信号送出を一定時間
（ＤＡＳＤへの１コマンドが終了する時間程度）遅らせ
ることにより，実行中のＩ／Ｏ動作を続行し，一定時間
経過してもデータ転送が終了しない場合に，チャネル制
御装置１３の切り離し，およびデータ転送の中断処理を
行う。
ップすると，いずれソフトウェアにより主記憶領域の解
放がなされ，長時間にわたりデータ転送を続けることは
データ化けの原因となる。本発明ではこれを考慮し，チ
ャネル制御装置１３は主記憶制御装置１１へのチャネル
制御装置１３の切り離しのための信号送出を一定時間
（ＤＡＳＤへの１コマンドが終了する時間程度）遅らせ
ることにより，実行中のＩ／Ｏ動作を続行し，一定時間
経過してもデータ転送が終了しない場合に，チャネル制
御装置１３の切り離し，およびデータ転送の中断処理を
行う。
【００１６】３）さらに，一定時間（ＤＡＳＤへの１コ
マンドが終了する時間程度）経過してもＩ／Ｏ動作が終
了しない場合，主記憶制御装置１１により，データ転送
の中断処理が行われてしまい，チャネル装置１７側のデ
ータ転送がハングしてしまう場合がある。このような場
合，チャネル装置１７ではＩ／Ｏインタフェースをつか
んだままになってしまうので，データ転送中の時間が一
定時間（ＤＡＳＤへの１コマンドが終了する時間程度）
を越えた場合に，現在実行中のＩ／Ｏ動作も中止し，セ
レクティブリセット信号を発行する制御を行う。
マンドが終了する時間程度）経過してもＩ／Ｏ動作が終
了しない場合，主記憶制御装置１１により，データ転送
の中断処理が行われてしまい，チャネル装置１７側のデ
ータ転送がハングしてしまう場合がある。このような場
合，チャネル装置１７ではＩ／Ｏインタフェースをつか
んだままになってしまうので，データ転送中の時間が一
定時間（ＤＡＳＤへの１コマンドが終了する時間程度）
を越えた場合に，現在実行中のＩ／Ｏ動作も中止し，セ
レクティブリセット信号を発行する制御を行う。
【００１７】以上のような手段を用いることにより，Ｄ
ＡＳＤへの書き込み中に，チャネル制御装置１３でチェ
ックストップが発生しても，ＤＡＳＤのブロック単位の
書き込みを完結させることができ，ブロックを破壊する
ことがなくなる。
ＡＳＤへの書き込み中に，チャネル制御装置１３でチェ
ックストップが発生しても，ＤＡＳＤのブロック単位の
書き込みを完結させることができ，ブロックを破壊する
ことがなくなる。
【００１８】
【実施例】図２は本発明の実施例におけるチャネル制御
装置のチェックストップ信号制御ブロック図である。
装置のチェックストップ信号制御ブロック図である。
【００１９】フリップフロップ２１は，図１に示すチェ
ックストップ信号発生回路１４からのチェックストップ
信号を保持する回路である。フリップフロップ２１は，
システムリセット等のリセット信号によりリセットされ
る。フリップフロップ２２，２３およびカウンタ２４
は，図１に示す遅延回路１５に相当するものである。カ
ウンタ２４は，主記憶制御装置１１からのタイマー信号
をカウントし，カウント値が所定値になったときに，フ
リップフロップ２１の出力信号をフリップフロップ２
２，２３に順次取り込む信号を出力する。フリップフロ
ップ２３の出力信号は，主記憶制御装置１１へ送られ
る。なお，カウンタ２４のカウント・クロックは，主記
憶制御装置１１からのタイマー信号ではなく，他の何ら
かのクロック信号を用いるようにしてもよい。
ックストップ信号発生回路１４からのチェックストップ
信号を保持する回路である。フリップフロップ２１は，
システムリセット等のリセット信号によりリセットされ
る。フリップフロップ２２，２３およびカウンタ２４
は，図１に示す遅延回路１５に相当するものである。カ
ウンタ２４は，主記憶制御装置１１からのタイマー信号
をカウントし，カウント値が所定値になったときに，フ
リップフロップ２１の出力信号をフリップフロップ２
２，２３に順次取り込む信号を出力する。フリップフロ
ップ２３の出力信号は，主記憶制御装置１１へ送られ
る。なお，カウンタ２４のカウント・クロックは，主記
憶制御装置１１からのタイマー信号ではなく，他の何ら
かのクロック信号を用いるようにしてもよい。
【００２０】このチェックストップ信号を遅延させるデ
ィレイ時間は，入出力装置１９がＤＡＳＤの場合，例え
ば次のような値にする。ＤＡＳＤへのコマンド実行は，
通常，ＤＡＳＤのブロック単位に行われる。したがっ
て，１コマンド実行時間は，『実行時間＝ブロック長÷
転送レート』で求めることができる。
ィレイ時間は，入出力装置１９がＤＡＳＤの場合，例え
ば次のような値にする。ＤＡＳＤへのコマンド実行は，
通常，ＤＡＳＤのブロック単位に行われる。したがっ
て，１コマンド実行時間は，『実行時間＝ブロック長÷
転送レート』で求めることができる。
【００２１】ここで，例えばブロック長を最大（トラッ
ク長），転送レートを３ＭＢ／ｓとして計算すると， ４７ＫＢ÷３ＭＢ／ｓ≒１５．７ｍｓ となる。そこで，ディレイ時間は１５．７＋α（ｍｓ）
程度を考えればよい。なお，αは１５．７を超えない値
である。
ク長），転送レートを３ＭＢ／ｓとして計算すると， ４７ＫＢ÷３ＭＢ／ｓ≒１５．７ｍｓ となる。そこで，ディレイ時間は１５．７＋α（ｍｓ）
程度を考えればよい。なお，αは１５．７を超えない値
である。
【００２２】図３は本発明の実施例におけるチャネル装
置のインタフェース制御フローを示す図である。チャネ
ル装置１７の制御部１８は，チャネルコマンドに対して
以下の制御を行う。まず，ステップ３０ではチャネルコ
マンド語（ＣＣＷ）をフェッチする。そして，ステップ
３１ではフェッチしたＣＣＷに従って，主記憶装置１０
と入出力装置１９との間のデータ転送処理を行う。
置のインタフェース制御フローを示す図である。チャネ
ル装置１７の制御部１８は，チャネルコマンドに対して
以下の制御を行う。まず，ステップ３０ではチャネルコ
マンド語（ＣＣＷ）をフェッチする。そして，ステップ
３１ではフェッチしたＣＣＷに従って，主記憶装置１０
と入出力装置１９との間のデータ転送処理を行う。
【００２３】ステップ３２において転送が終了したかど
うかをチェックし，終了したならばステップ３７へ移
る。未終了であれば，ステップ３３によりチャネル制御
装置１３からチェックストップ信号が送られてきたかど
うかを判定する。チェックストップ信号がなければ，ス
テップ３２へ戻り転送終了を待つ。
うかをチェックし，終了したならばステップ３７へ移
る。未終了であれば，ステップ３３によりチャネル制御
装置１３からチェックストップ信号が送られてきたかど
うかを判定する。チェックストップ信号がなければ，ス
テップ３２へ戻り転送終了を待つ。
【００２４】チャネル制御装置１３からのチェックスト
ップ信号があれば，ステップ３４により，現在，時間監
視状態かどうかをチェックする。時間監視状態であれ
ば，ステップ３５により時間監視をスタートさせる。こ
こで監視する時間は，前述した１チャネルコマンドが終
了する程度の時間である。その後，ステップ３２へ戻
る。現在，時間監視状態であれば，ステップ３６によ
り，監視している一定時間が経過したかどうかを判定す
る。未経過であれば，ステップ３２へ戻る。監視時間が
経過したならば，ステップ３８へ進む。
ップ信号があれば，ステップ３４により，現在，時間監
視状態かどうかをチェックする。時間監視状態であれ
ば，ステップ３５により時間監視をスタートさせる。こ
こで監視する時間は，前述した１チャネルコマンドが終
了する程度の時間である。その後，ステップ３２へ戻
る。現在，時間監視状態であれば，ステップ３６によ
り，監視している一定時間が経過したかどうかを判定す
る。未経過であれば，ステップ３２へ戻る。監視時間が
経過したならば，ステップ３８へ進む。
【００２５】データ転送が終了したならば，ステップ３
７によりチャネル制御装置１３からチェックストップ信
号が送られてきたかどうかを判定する。チェックストッ
プ信号がなければ，ステップ３９へ進む。チェックスト
ップ信号があれば，ステップ３８を実行する。
７によりチャネル制御装置１３からチェックストップ信
号が送られてきたかどうかを判定する。チェックストッ
プ信号がなければ，ステップ３９へ進む。チェックスト
ップ信号があれば，ステップ３８を実行する。
【００２６】ステップ３８では，セレクティブリセット
信号を発生し，インタフェースカットを行う。すなわ
ち，チャネル制御装置１３の切り離しおよびデータ転送
の中断を行う。
信号を発生し，インタフェースカットを行う。すなわ
ち，チャネル制御装置１３の切り離しおよびデータ転送
の中断を行う。
【００２７】データ転送が終了し，その時点でチャネル
制御装置１３からのチェックストップ信号がなければ，
ステップ３９でＣＣＷのコマンドチェイン条件をチェッ
クし，ＣＣＷがまだ続く場合にはステップ３０へ戻って
同様に制御を繰り返す。すべてのＣＣＷについて処理し
たならば，転送制御を終了する。
制御装置１３からのチェックストップ信号がなければ，
ステップ３９でＣＣＷのコマンドチェイン条件をチェッ
クし，ＣＣＷがまだ続く場合にはステップ３０へ戻って
同様に制御を繰り返す。すべてのＣＣＷについて処理し
たならば，転送制御を終了する。
【００２８】以上のように，チャネル制御装置１３の異
常動作によりチェックストップ信号発生回路１４がチェ
ックストップ信号を発生すると，この信号により，チャ
ネル装置１７の制御部１８は，現在実行中のＩ／Ｏ動作
を続行し，新たなＩ／Ｏ動作についてはこれを抑止する
制御を行う。ただし，一定時間（ＤＡＳＤへの１コマン
ドが終了する時間程度）経過後は，現在実行中のＩ／Ｏ
動作についても処理を中断し，Ｉ／Ｏインタフェースを
解放するよう制御を行う。
常動作によりチェックストップ信号発生回路１４がチェ
ックストップ信号を発生すると，この信号により，チャ
ネル装置１７の制御部１８は，現在実行中のＩ／Ｏ動作
を続行し，新たなＩ／Ｏ動作についてはこれを抑止する
制御を行う。ただし，一定時間（ＤＡＳＤへの１コマン
ドが終了する時間程度）経過後は，現在実行中のＩ／Ｏ
動作についても処理を中断し，Ｉ／Ｏインタフェースを
解放するよう制御を行う。
【００２９】さらに，遅延回路１５によりチャネル制御
装置１３の切り離しのための主記憶制御装置１１への信
号送出を一定時間遅らせ，ＤＡＳＤへの１コマンドの実
行が完了した後に，チャネル制御装置１３の切り離し処
理を行う。
装置１３の切り離しのための主記憶制御装置１１への信
号送出を一定時間遅らせ，ＤＡＳＤへの１コマンドの実
行が完了した後に，チャネル制御装置１３の切り離し処
理を行う。
【００３０】
【発明の効果】以上説明したように，本発明によれば，
データ転送中にチャネル制御装置のチェックストップが
発生した際に，現在実行中のＩ／Ｏ処理を中断させない
で完結させることにより，ＤＡＳＤ等のブロック破壊を
回避することができ，ソフトウェアによる困難な復旧作
業を回避することができる。
データ転送中にチャネル制御装置のチェックストップが
発生した際に，現在実行中のＩ／Ｏ処理を中断させない
で完結させることにより，ＤＡＳＤ等のブロック破壊を
回避することができ，ソフトウェアによる困難な復旧作
業を回避することができる。
【図１】本発明の原理説明図である。
【図２】チャネル制御装置のチェックストップ信号制御
ブロック図である。
ブロック図である。
【図３】チャネル装置のインタフェース制御フローを示
す図である。
す図である。
【図４】従来技術の説明図である。
１０ 主記憶装置 １１ 主記憶制御装置 １２ 制御部 １３ チャネル制御装置 １４ チェックストップ信号発生回路 １５ 遅延回路 １６ 転送制御装置 １７ チャネル装置 １８ 制御部 １９ 入出力装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高草木 明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 主記憶装置(10)と入出力装置(19)との間
のデータ転送を行うチャネル装置(17)と，チャネル装置
(17)群の制御を行うチャネル制御装置(13)と，主記憶装
置(10)の制御を行う主記憶制御装置(11)とを有する計算
機システムにおけるＩ／Ｏインタフェース制御方法にお
いて，チャネル制御装置(13)において異常を検出したと
きに，チャネル装置(17)へその異常を通知する信号を送
信し，主記憶制御装置(11)に対しては異常を検出したと
きから所定の時間遅らせて異常を通知する信号を送信
し，チャネル装置(17)は，前記チャネル制御装置(13)か
らの異常通知信号を受信したときに，現在実行中のＩ／
Ｏ動作は完結させ，新たなＩ／Ｏ動作へは入らない制御
を行い，主記憶制御装置(11)は，前記チャネル制御装置
(13)からの異常通知信号を受信した際に，チャネル制御
装置(13)およびチャネル装置(17)を切り離し，データ転
送を中断することを特徴とするＩ／Ｏインタフェース制
御方法。 - 【請求項２】 請求項１記載のＩ／Ｏインタフェース制
御方法において，前記チャネル装置(17)は，前記チャネ
ル制御装置(13)からの異常通知信号を受信したときに，
実行中のＩ／Ｏ動作を時間監視し，所定の時間が経過し
てもデータ転送が終了しない場合には，チャネル制御装
置(13)の切り離しおよびデータ転送の中断を行うことを
特徴とするＩ／Ｏインタフェース制御方法。 - 【請求項３】 請求項１または請求項２記載のＩ／Ｏイ
ンタフェース制御方法において，前記主記憶制御装置(1
1)に対して通知する信号を遅らせる所定の時間は，入出
力装置(19)への１チャネルコマンドが終了する程度の時
間であることを特徴とするＩ／Ｏインタフェース制御方
法。 - 【請求項４】 主記憶装置(10)と入出力装置(19)との間
のデータ転送を行うチャネル装置(17)と，チャネル装置
(17)群の制御を行うチャネル制御装置(13)と，主記憶装
置(10)の制御を行う主記憶制御装置(11)とを有する計算
機システムにおいて，前記チャネル制御装置(13)は，異
常を検出したときに異常を通知するチェックストップ信
号を発生して前記チャネル装置(17)へ送信する手段(14)
と，そのチェックストップ信号を所定の時間を遅らせて
前記主記憶制御装置(11)へ送信する手段(15)とを備え，
前記チャネル装置(17)は，前記チャネル制御装置(13)か
らチェックストップ信号を受信したときに，現在実行中
のＩ／Ｏ動作は完結させ，新たなＩ／Ｏ動作へは入らな
いように制御する制御手段(18)を備え，前記主記憶制御
装置(11)は，前記チャネル制御装置(13)からのチェック
ストップ信号を受信したときにチャネル制御装置(13)お
よびチャネル装置(17)を切り離し，データ転送を中断す
る制御手段(12)を備えたことを特徴とする計算機システ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006157A JPH07210472A (ja) | 1994-01-25 | 1994-01-25 | Ｉ／ｏインタフェース制御方法および計算機システム |
| US08/330,023 US5655076A (en) | 1994-01-25 | 1994-10-27 | I/O interface control method and data processing equipment which completes I/O operation in execution when abnormal state occurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006157A JPH07210472A (ja) | 1994-01-25 | 1994-01-25 | Ｉ／ｏインタフェース制御方法および計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210472A true JPH07210472A (ja) | 1995-08-11 |
Family
ID=11630700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006157A Pending JPH07210472A (ja) | 1994-01-25 | 1994-01-25 | Ｉ／ｏインタフェース制御方法および計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5655076A (ja) |
| JP (1) | JPH07210472A (ja) |
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-
1994
- 1994-01-25 JP JP6006157A patent/JPH07210472A/ja active Pending
- 1994-10-27 US US08/330,023 patent/US5655076A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5655076A (en) | 1997-08-05 |
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