JPH01230111A - 電源制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はプロセッサを使用した電源制御装置と該電源制
御装置を監視制御するサービスプロセッサとを備えたシ
ステムにおける電源制御方式に関し、 電源制御装置の暴走状態が検出されてサービスプロセッ
サによりリセット指令データが出力された後、サービス
プロセッサの障害によりリセット解除指令データが出力
されない状態を防止することを目的とし、 サービスプロセッサから出力されたリセット指令信号に
基づき電源制御装置のプロセッサをリセットするととも
に所定時間後にリセット状態を解除する所定時間幅のリ
セットパルス信号を発生するリセットパルス信号発生回
路を該電源側′４ｎ装置に設け、該サービスプロセッサ
より出力されたリセット指令データに基づき該プロセッ
サのリセ・７トおよびリセット解除を行うように構成す
る。

〔産業上の利用分野〕

本発明は電源装置を制御する電源制御装置をサービスプ
ロセッサが監視制御する電算機システムにおける電源制
御方式に関する。

大規模電算機システムでは、処理装置、入出力装置ごと
に電源装置が設けられ、これら各部電源装置の制御、監
視を行うために、プロセッサを備えた電源制御装置が設
けられている。

しかし上記プロセッサの動作がノイズ等で暴走状態にな
ると電源装置に異常が発生しても異常処理を行うことが
できず、この状態を防止するため、８走状態が通知され
たサービスプロセッサが電源制御装置にリセット指令デ
ータを出力し、所定の処理を実行した後リセット解除指
令データを出力して暴走したプロセッサを再スタートさ
せている。

一方、サービスプロセッサ側に障害が発生して上記処理
が出来ない場合に対処するため、電源制御′ｎ装置の暴
走が通知されてから所定時間経過しても回復しない場合
は各部電源装置を切断するというバンクアップ手段が設
けられているが、リセット指令データを出力した後にサ
ービスプロセッサに障害が発生した場合、サービスプロ
セッサが回復して再スタートしてもリセット解除は出力
されず、このため各都電源が切断されてシステムダウン
になるという問題点が生じる。

このため、上記問題点を解決する電源制御方式％式％ 〔従来の技術〕 第３図は従来の電源制御装置ブロック図である。

第３図において、電源制御装置ＳＰＣ２は、サービスプ
ロセッサｓｖｐ　ｉの備える操作卓より電源投入／切断
指示が入力されたとき、各部電源装置の投入切断制御を
行う制御機能と、各部電源装置を監視し異常状態を検出
したとき、異常状態の記録およびサービスプロセッサＳ
ＶＰ　１に通知する監視機能とを備える。

このため、電源制御装置ＳＰＣ２にはプロセッサＭＰＵ
　１４が採用されており、アドレスバス、データバス等
で構成されるバス１００を介して、サービスプロセッサ
ＳＶＰ　１　と接続されている。

このプロセッサＭＰＵ　１４がノイズ等により暴走した
場合、各部電源装置に異常が発生しても電源切断、異常
通知等を行うことができず、従ってサービスプロセッサ
ＳＶＰ　１がプロセッサＭＰＵ　１４の暴走状態を監視
し、回復処理を行うように構成されている。

第３図は電源制御装置ＳＦ’Ｃ２におけるプロセッサＭ
ＰＵ　１４の暴走状態の監視９回復処理部分を示したも
のである。

ここで、ウォッチドッグタイマ１１はプロセッサＭｒ’
Ｕ　１４の暴走状態を検出するタイマであって、例えば
プロセッサＭＰＵ　１４が動作するタスクの先頭でセッ
トされそのタスクの終了時にリセットされるものであり
、所定時間経過後もリセットされないときは暴走検出信
号６５を出力してフリップフロップＦＦ１２をセントす
るとともに、プロセッサＭＰＵ　１４のＩｔ　Ａ　Ｌ　
Ｔ　端子に停止指令信号を出力し動作を停止させる。

一方、出力された暴走検出信号６５はレジスタ６に格納
され、レジスタ７に格納された停止確認信号６６ととも
にサービスプロセッサＳＶＰ　１４に読取られる。

なお、停止確認信号６５はプロセッサＭＰＵ　１４の状
態検出によって出力される。

サービスプロセッサＳＶＰ　１４は、定期的にレジスタ
６．７を読取っており、マイクロプロセッサ肝Ｕ　１４
の暴走状態を検出したとき、レジスタ５にリセット指令
データ５０を書込むとともに、所定時間後にリセット解
除指令データ５１をレジスタ５に書込む。

このリセット指令データ５０およびリセット解除指令デ
ータ５１はレジスタ５の所定ビットを“１”にセットす
るビット対応のデータで、それぞれフリ・７プフロツプ
ＦＦ８をセット／リセットしてリセットパルス信号をプ
ロセッサＭＰＵ　１４に出力する。

プロセッサＭＰＵ　１４では、リセット　（１？ｓＴ　
）端子がローレベルに設定されるとりセント状態となり
、続いてハイレベルになってリセットが解除されるが、
このときＨＡＬＴ　（停止）状態が解除されると、所定
のイニシャルプログラムより動作が開始されて回復する
。

なお、リセットパルス信号によりフリップフロップｌ？
Ｆ１２およびウォッチドッグタイマ１１はリセットされ
、これによりサービスプロセッサＳＶＰ　１は回復処理
結果を確認するとともに、引き続いてプロセッサＭＰｔ
ｌ　１４の暴走状態を監視する。

なお、レジスタ４はサービスプロセッサＳＶＰ　１とプ
ロセッサ肝Ｕ　１４との間でデータ転送するためのレジ
スタである。

〔発明が解決しようとする課題〕

以上のごとく、電源側′４ｎ装置のプロセッサの動作状
態はサービスプロセッサにより監視され、暴走状態が検
出されたときは、サービスプロセッサがす七ソト指令信
号およびリセット解除指令データとを出力して回復処理
が行われている。

さらに、サービスプロセッサ側の障害で上記処理が出来
ない場合に対処して、所定時間経過しても電源制御装置
が回復しない場合は各部電源装置を切断するというバッ
クアップ手段が設けられている。

従って、リセット指令データを出力した後にサービスプ
ロセッサ側に障害が発生し且つリセットされて回復する
ような場合、サービスプロセッサからはリセット解除指
令が出力されず、従って電源制御装置側のプロセッサは
回復可能であるにもかかわらず、所定時間後に各都電源
が切断されてシステムダウンになるという問題点が生じ
る。

本発明は上記問題点を解決し、システムダウンの発生数
を低減する電源制御方式を提供することを目的とするも
のである。

〔課題を解決するための手段〕

本発明の電源制御方式は、第１図実施例の電源制御装置
ブロック図に示すように、 サービスプロセッサ（１）から出力されたりセント指令
データ（５０）に基づき、電源制御装置のプロセッサ（
１４）をリセットするとともに所定時間後にリセット状
態を解除する所定時間幅のリセットパルス信号（６０）
を発生するリセットパルス信号発生回路（１５）を該電
源側ｉＢ装置（２０）に設ける。

〔作　用〕

単安定マルチバイブレーク等でリセットパルス信号発生
回路１５を構成し、サービスプロセッサ１により出力さ
れたリセット指令データ５０により起動して所定時間幅
のリセットパルス信号を発生する。

これにより、プロセッサＭＰυ１４をリセットすると同
時に、所定時間後にリセ・ノド状態を解除することがで
きる。

以上によりサービスプロセッサ１の障害により生じるプ
ロセッサＭｐＵ　１４のリセット解除不能状態を防止す
ることができる。

〔実施例〕

本発明の実施例を図を用いて詳細に説明する。

第２図は実施例の電源制御装置ブロック図である。

第３図において、 １５はリセットパルス信号発生回路１５で、単安定マル
チバイブレータで構成され、リセット指令データ５０が
セットされるレジスタ５０所定ビツトに接続されるとと
もに、発生したりセントパルス信号６０をプロセッサＭ
ＰＵ　１４のリセット端子Ｒ５Ｔに出力する。

その他、第３図と同一符号は同一対象物を表す。

以上構成の電源制御装置において、ウォッチドッグタイ
マ１１によりプロセッサ？１Ｐｔｌ　１４の暴走が検出
され、サービスプロセッサｓｖｃ　ｔに通知されたとき
、レジスタ５の前記所定ビットを“１”とするリセット
指令データ５０がサービスブロセ・ノサ５ｖＰ１により
書込まれる。

これにより、リセットパルス信号発生回路１５が起動さ
れ、所定時間幅ｔ　（バックアップによる切断より短い
時間幅）のリセットパルス信号６０を発生し、プロセッ
サ１ロ１４をリセットした後、を時間後にリセット解除
する。

リセット解除後の状態は、従来と同様に、暴走検出信号
６５を出力したウォッチドッグタイマ１１゜ＦＦ１２が
リセットされて回復状態がサービスプロセッサＳＶＣ１
により確認されるとともに、引き続いてプロセッサＭＰ
Ｕ１４の監視が行われる。

以上のごとく、プロセッサＭＰＵ　１４が暴走したとき
、サービスプロセッサＳνｐｔの障害によるリセット解
除不能状態を防止することができる。

〔発明の効果〕

本発明は、電源制御装置のプロセッサの暴走状態を検出
したときサービスプロセッサがリセット指令およびリセ
ット解除指令を出力する電源制御方式において、リセッ
ト指令でリセットパルスを発生してリセットおよびリセ
ット解除する方式を提供するもので、サービスプロセッ
サの障害によるプロセッサのりセント解除不能が防止で
き、システムダウンの発生が回避し得る効果は多大なも
のがある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は実施例の電源制御装置ブロック図、第３図は従
来の電源制御装置ブロック図、である。図中、 ■はサービスプロセッサＳＶＰ　、　４〜７はレジスタ
、８．１２はフリップフロップＦＰ、 １１はウォッチドッグタイマ、 １４はプロセッサＭｒ’Ｕ　。 １５はリセ７）パルス信号発生回路、 ５０はリセット指令データ、 ６０はリセットパルス信号、　　６５は暴走検出信号、
である。 第１図 実施例ＯｔＢ制Ｒ剪麦置ブロック図 第２Ｉ２１ 従来の電源制御装置ブロック図 第３図

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１４）を具備して各部電源装置を制御する
   電源制御装置（２０）と、該電源制御装置（２０）を制
   御するとともに前記プロセッサ（１４）の暴走状態が通
   知されたとき該プロセッサ（１４）をリセット状態に設
   定するリセット指令データと該リセット状態を解除する
   リセット解除指令データとを該電源制御装置（２０）に
   出力するサービスプロセッサ（１）とを備えた電算機シ
   ステムにおける電源制御方式において、 該サービスプロセッサ（１）から出力された前記リセッ
   ト指令信号（５０）に基づき、該プロセッサ（１４）を
   リセットするとともに所定時間後にリセット状態を解除
   する所定時間幅のリセットパルス信号（６０）を発生す
   るリセットパルス信号発生回路（１５）を該電源制御装
   置（２０）に設け、該サービスプロセッサより出力され
   たリセット指令データ（５０）に基づき該プロセッサ（
   １４）のリセットおよびリセット解除を行うことを特徴
   とする電源制御方式。