JPS592152A - 障害時のリセツト方式 - Google Patents
障害時のリセツト方式Info
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- JPS592152A JPS592152A JP57111943A JP11194382A JPS592152A JP S592152 A JPS592152 A JP S592152A JP 57111943 A JP57111943 A JP 57111943A JP 11194382 A JP11194382 A JP 11194382A JP S592152 A JPS592152 A JP S592152A
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- interface
- microprocessor
- control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は二重化システムを構成するサブシステムに於て
上位装置と下位装置の間に位置し、マイクロプログラム
によシ制御され下位装置を制御する制御装置の障害発生
時の処理方式に係り、特に制御装置が下位装置の制御中
に障害となりハングした場合の下位装置の切離し制御を
行なう障害時のリセット方式に関する。
上位装置と下位装置の間に位置し、マイクロプログラム
によシ制御され下位装置を制御する制御装置の障害発生
時の処理方式に係り、特に制御装置が下位装置の制御中
に障害となりハングした場合の下位装置の切離し制御を
行なう障害時のリセット方式に関する。
（ｂ） 従来技術と問題点
情報処理システムに於ては入出力装置と入出力制御装置
又は外部記憶装置とその制御装置等例よりサブシステム
を構成し、信頼性を高めるため二重化して二系統のパス
を形成した二重化システムを用いることが多い。この場
合上位装置と下位装置の間に位置し、サブシステムの重
要な制御機能を司る制御装置はマイクロプログラムによ
シ制御される。制御装置が上位装置の指示により下位装
置を制御中に障害が発生し、そのためマイクロプログラ
ムがハングする等の動作不能状態になると、一般に二重
化システムに於てはＯ８（オベレーテングシステム）が
障害を検出し、交代パスリトライが行なわれる。即ち障
害となった一系統のパスを切離し、他のパスを通して動
作を継続しようと試みる。しかし障害を発生した制御装
置の障害内容によっては該リトライは成功せずシステム
ダウンとなることがある。
又は外部記憶装置とその制御装置等例よりサブシステム
を構成し、信頼性を高めるため二重化して二系統のパス
を形成した二重化システムを用いることが多い。この場
合上位装置と下位装置の間に位置し、サブシステムの重
要な制御機能を司る制御装置はマイクロプログラムによ
シ制御される。制御装置が上位装置の指示により下位装
置を制御中に障害が発生し、そのためマイクロプログラ
ムがハングする等の動作不能状態になると、一般に二重
化システムに於てはＯ８（オベレーテングシステム）が
障害を検出し、交代パスリトライが行なわれる。即ち障
害となった一系統のパスを切離し、他のパスを通して動
作を継続しようと試みる。しかし障害を発生した制御装
置の障害内容によっては該リトライは成功せずシステム
ダウンとなることがある。
二重化システムの一例を第１図に示す。第１図は磁気デ
ィスクサブシステムを例とし”Ｃ説明する○制御装置４
とクロスコールアダプタ６とディスク装置７及び８は磁
気ディスクサブシステムグー系統を構成し、制御装置５
とクロスコールアダプタ６とディスク装置７及び８は磁
気ディスクサブシステムの他の一系統を構成する。中央
処理装置１はチャンネル２と３を用いて前記二系統の磁
気ディスクサブシステムを接続し二重化システムを構成
する。このような二重化システムに於て、例えば制御装
置４がクロスコールアダプタ６を紅てディスク装置７を
制御中に障害が発生し、マイクロプログラムの実行を阻
止してノ・ノブする様な場合には、制御装置４とクロス
コールアダプタ６０間のインタフェースの信号線がアク
ティブ状態になったり、下位装置のディスク装置７をリ
ザーブ状態にしたま＼制御装置４は処理を中断してしま
うことになる。
ィスクサブシステムを例とし”Ｃ説明する○制御装置４
とクロスコールアダプタ６とディスク装置７及び８は磁
気ディスクサブシステムグー系統を構成し、制御装置５
とクロスコールアダプタ６とディスク装置７及び８は磁
気ディスクサブシステムの他の一系統を構成する。中央
処理装置１はチャンネル２と３を用いて前記二系統の磁
気ディスクサブシステムを接続し二重化システムを構成
する。このような二重化システムに於て、例えば制御装
置４がクロスコールアダプタ６を紅てディスク装置７を
制御中に障害が発生し、マイクロプログラムの実行を阻
止してノ・ノブする様な場合には、制御装置４とクロス
コールアダプタ６０間のインタフェースの信号線がアク
ティブ状態になったり、下位装置のディスク装置７をリ
ザーブ状態にしたま＼制御装置４は処理を中断してしま
うことになる。
一般的な使用状態に於ては中央処理装置１がチャンネル
２を経て制御装置４を制御し、クロスコールアダプタ６
を経てディスク装置７とデータ転送中に制御装置３に障
害が発生すると、制御装置３は処理の途中又は処理終了
時に障害内容を編集してチャンネル２に報告する。Ｏ８
は障害パスを切離し交代パスリトライを行なうため、チ
ャンネル３．制御装置５を制御しクロスコールアダプタ
６を経てディスク装置７にアクセスし、データ転送を行
なって処理を正常に実行する。
２を経て制御装置４を制御し、クロスコールアダプタ６
を経てディスク装置７とデータ転送中に制御装置３に障
害が発生すると、制御装置３は処理の途中又は処理終了
時に障害内容を編集してチャンネル２に報告する。Ｏ８
は障害パスを切離し交代パスリトライを行なうため、チ
ャンネル３．制御装置５を制御しクロスコールアダプタ
６を経てディスク装置７にアクセスし、データ転送を行
なって処理を正常に実行する。
しかし前記の如く制御装置４がディスク装置７をリザー
ブ状態にしたま＼処理を中断した場合、Ｏ８が制御装置
４の異常を検出して交代バスリトーブ状態のため制御装
置５のアクセスにはビジーが返されてデータ転送不能と
なシ、信頼性を高めるためせっかく二重化して一方のパ
スが障害になったら他方のパスを用いてディスク装置７
にアクセスするようにしたにも拘わらず重大なシステム
ダウンとなる欠点がある。
ブ状態にしたま＼処理を中断した場合、Ｏ８が制御装置
４の異常を検出して交代バスリトーブ状態のため制御装
置５のアクセスにはビジーが返されてデータ転送不能と
なシ、信頼性を高めるためせっかく二重化して一方のパ
スが障害になったら他方のパスを用いてディスク装置７
にアクセスするようにしたにも拘わらず重大なシステム
ダウンとなる欠点がある。
（ｃ） 発明の目的
本発明の目的は上記欠点を除くためＯ８による交代パス
リトライをも無効とするような障害が制御装置に発生し
た場合、該制御装置の下位装置とのインタフェース回路
を制御することによシ、下位装置をリザーブ状態にした
ま＼の状態を解除して該制御装置から下位装置を切離す
障害時のリセット方式を提供することにある。
リトライをも無効とするような障害が制御装置に発生し
た場合、該制御装置の下位装置とのインタフェース回路
を制御することによシ、下位装置をリザーブ状態にした
ま＼の状態を解除して該制御装置から下位装置を切離す
障害時のリセット方式を提供することにある。
（ｄ） 発明の構成
本発明の構成は二重化システムを構成するサブシステム
の上位装置と下位装置の間に位置し、マイクロプログラ
ムによ多制御される制御装置に於て、マイクロプログラ
ムの指示によりパルス信号を発生するパルス信号発生回
路と、該制御装置のマイクロプロセッサとは独立な第２
のマイクロプロセッサと、該第２のマイクロプロセッサ
の指示によシ、制御装置のインタフェース回路を制御す
るインタフェース制御回路とを備え、前記パルス信号発
生回路の発生するパルス信号の周期を前記第２のマイク
ロプロセッサが監視し、該パルス信号の周期に異常が生
じた場合、該第２のマイクロプロセッサは前記制御装置
のインタフェース回路を制御して下位装置を該制御装置
よシ切離すようにしたものである。
の上位装置と下位装置の間に位置し、マイクロプログラ
ムによ多制御される制御装置に於て、マイクロプログラ
ムの指示によりパルス信号を発生するパルス信号発生回
路と、該制御装置のマイクロプロセッサとは独立な第２
のマイクロプロセッサと、該第２のマイクロプロセッサ
の指示によシ、制御装置のインタフェース回路を制御す
るインタフェース制御回路とを備え、前記パルス信号発
生回路の発生するパルス信号の周期を前記第２のマイク
ロプロセッサが監視し、該パルス信号の周期に異常が生
じた場合、該第２のマイクロプロセッサは前記制御装置
のインタフェース回路を制御して下位装置を該制御装置
よシ切離すようにしたものである。
（ｅ） 発明の実施例
第２図は本発明の一実施例を示す回路のブロック図であ
る。チャンネルインタフェース制御回路１０は端子Ａを
経て第１図に示すチャンネル２又は３へ接続される。コ
ントロールインタフェース制御回路１２は端子Ｂを経て
第１図に示すクロスコールアダプタ６に接続される。マ
イクロプロセッサ１３はチャンネルインタフェース制御
回路１０と転送回路１１とコントロールインタフェース
制御回路１２を制御しながらデータの転送を行なってい
る。マイクロプロセッサ１３はマイクロプログラムによ
シ制御されるが、該マイクロプログラムの中にはパルス
信号発生回路１４に対してパルスを発生させる命令が含
まれており、一定時間内に少なくとも１つのパルスが発
生する様に作□成されている。制御装置が正常に動作中
は常に一定時間内に１つ以上のパルスが発生し、該パル
スはインタフェース制御装置細路１５を経て、ＲＡＳプ
ロセッサインク７エースアダプタ１６を通シ、制御装置
の第２のマイクロプロセッサであるＲＡＳプロセッサ１
７に入力される。ＲＡＳプロセッサ１７は該パルスの間
隔を常に測定し、周期に異常が生じた場合、即ち一定時
間経過してもパルスが入力されぬ時は制御装置に異常状
態が発生したと判断する。即ち前記の如く制御装置の障
害がｉイクロプログラムの実行を阻止する様な場合には
インタフェース信号線がアクティブ状態となったり、下
位装置をリザーブしたま＼処理が中断される。
る。チャンネルインタフェース制御回路１０は端子Ａを
経て第１図に示すチャンネル２又は３へ接続される。コ
ントロールインタフェース制御回路１２は端子Ｂを経て
第１図に示すクロスコールアダプタ６に接続される。マ
イクロプロセッサ１３はチャンネルインタフェース制御
回路１０と転送回路１１とコントロールインタフェース
制御回路１２を制御しながらデータの転送を行なってい
る。マイクロプロセッサ１３はマイクロプログラムによ
シ制御されるが、該マイクロプログラムの中にはパルス
信号発生回路１４に対してパルスを発生させる命令が含
まれており、一定時間内に少なくとも１つのパルスが発
生する様に作□成されている。制御装置が正常に動作中
は常に一定時間内に１つ以上のパルスが発生し、該パル
スはインタフェース制御装置細路１５を経て、ＲＡＳプ
ロセッサインク７エースアダプタ１６を通シ、制御装置
の第２のマイクロプロセッサであるＲＡＳプロセッサ１
７に入力される。ＲＡＳプロセッサ１７は該パルスの間
隔を常に測定し、周期に異常が生じた場合、即ち一定時
間経過してもパルスが入力されぬ時は制御装置に異常状
態が発生したと判断する。即ち前記の如く制御装置の障
害がｉイクロプログラムの実行を阻止する様な場合には
インタフェース信号線がアクティブ状態となったり、下
位装置をリザーブしたま＼処理が中断される。
マイクロプログラムの実行が阻止されるとマイクロプロ
セッサ１３はパルス信号発生回路１４にパルスを発生さ
せる命令を実行出来なくなるため一定時間内にパルスの
発生が出来なくなり、ＲＡＳプロセッサ１７に検出され
ることとなる。制御装置の異常を検出したＲＡＳプロセ
ッサ１７はＲＡＳプロセッサインタフェースアダプタ１
６を経てインタフェース制御回路１５を制御し、コント
ロールインタフェース制御回路１２を制御してインタフ
ェース信号線のアクティブ状態をリセットし、さらに、
下位装置のリザーブ状態も解除する。更にチャンネルイ
ンタフェース制御回路１０も制御して制御装置の機能停
止も実行する。
セッサ１３はパルス信号発生回路１４にパルスを発生さ
せる命令を実行出来なくなるため一定時間内にパルスの
発生が出来なくなり、ＲＡＳプロセッサ１７に検出され
ることとなる。制御装置の異常を検出したＲＡＳプロセ
ッサ１７はＲＡＳプロセッサインタフェースアダプタ１
６を経てインタフェース制御回路１５を制御し、コント
ロールインタフェース制御回路１２を制御してインタフ
ェース信号線のアクティブ状態をリセットし、さらに、
下位装置のリザーブ状態も解除する。更にチャンネルイ
ンタフェース制御回路１０も制御して制御装置の機能停
止も実行する。
ＲＡＳプロセッサ１７が上記動作を実行することによシ
Ｏ８による交代パスリトライが実行された場合、第１図
に於てｔｔｉｌＪ＃装置４によるインタフェースのリセ
ットと下位装置であるディスク装置ｔ７のリザーブが解
除されているため制御装置５によるアクセスが成功し、
中央処理装置１の処理は正常に継続することが出来る。
Ｏ８による交代パスリトライが実行された場合、第１図
に於てｔｔｉｌＪ＃装置４によるインタフェースのリセ
ットと下位装置であるディスク装置ｔ７のリザーブが解
除されているため制御装置５によるアクセスが成功し、
中央処理装置１の処理は正常に継続することが出来る。
尚第２図に示したＲＡＳプロセッサ１７とＲＡＳプロセ
ッサインタフェースアダプタ１６は制御装置内に内蔵し
ても、別に設けても差支えはない。
ッサインタフェースアダプタ１６は制御装置内に内蔵し
ても、別に設けても差支えはない。
又本実施例ではパルス信号発生回路１４のパルス発生命
令をマイクロブ四グラム内に含ませているが、マイクロ
プログラム命令コードの特定ビットの論理値により発生
するようにすればマイクロプログラムを作成する場合に
パルス発生の命令を組込む必要がなく、より簡単に実施
することが可能である。
令をマイクロブ四グラム内に含ませているが、マイクロ
プログラム命令コードの特定ビットの論理値により発生
するようにすればマイクロプログラムを作成する場合に
パルス発生の命令を組込む必要がなく、より簡単に実施
することが可能である。
（ｆ） 発明の詳細
な説明した如く本発明は情報処理システムのシステムダ
ウンになるような重大な制御装置の障害に対し簡単なパ
ルス発生回路とインタフェースを制御するインタフェー
ス制御回路とパルス発生を監視し制御するＲＡＳプロセ
ッサを付加することによシ、従来の二重化システムに於
ける欠点を除き、イｄ頼性を向上させ得るため、その効
果は大なるものがある。
ウンになるような重大な制御装置の障害に対し簡単なパ
ルス発生回路とインタフェースを制御するインタフェー
ス制御回路とパルス発生を監視し制御するＲＡＳプロセ
ッサを付加することによシ、従来の二重化システムに於
ける欠点を除き、イｄ頼性を向上させ得るため、その効
果は大なるものがある。
第１図は二重化システムの一例を示す図、第２図は本発
明の一夾施例を示す回路のブロック図である。 １は中央処理装置、２，３はチャンネル、４．５は制御
装置、６はクロスコールアダプタ、７，８はディスク装
置、１０はチャンネルインタフェース制御回路、１１は
転送回路、１２はコノ斗ロールインタフェース制御回路
、１３はマイクロプロセッサ、１４はパルス発生回路、
１５はインタフェース制御回路、１６はＲＡＳプロセッ
サインタフェースアダプタ、１７はＲＡＳプ日セッサで
ある。 第 １ 図 第 ２ 図
明の一夾施例を示す回路のブロック図である。 １は中央処理装置、２，３はチャンネル、４．５は制御
装置、６はクロスコールアダプタ、７，８はディスク装
置、１０はチャンネルインタフェース制御回路、１１は
転送回路、１２はコノ斗ロールインタフェース制御回路
、１３はマイクロプロセッサ、１４はパルス発生回路、
１５はインタフェース制御回路、１６はＲＡＳプロセッ
サインタフェースアダプタ、１７はＲＡＳプ日セッサで
ある。 第 １ 図 第 ２ 図
Claims (1)
- 二重化システムを構成するサブシステムの上位装置と下
位装置の間に位置し、マイクロプログラムにより制御さ
れる制御装置に於てマイクロプログラムの指示によシパ
ルス信号を発生するパルス信号発生回路と、該制御装置
のマイクロプロセッサとは独立な第２のマイクロプロセ
ッサと、該第２のマイクロプロセッサの指示によシ、制
御装置のインタフェース回路を制御するインタフェース
制御回路とを備え、前記パルス信号発生回路の発生する
パルス信号の周期を前記第２のマイクロプロセッサが監
視し、該パルス信号の周期に異常が生じた場合、該第２
のマイクロプロセッサは前記制御装置のインタフェース
回路を制御して下位装置を該制御装置より切離すことを
特徴とする障害時のリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111943A JPS592152A (ja) | 1982-06-29 | 1982-06-29 | 障害時のリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111943A JPS592152A (ja) | 1982-06-29 | 1982-06-29 | 障害時のリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592152A true JPS592152A (ja) | 1984-01-07 |
Family
ID=14574028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111943A Pending JPS592152A (ja) | 1982-06-29 | 1982-06-29 | 障害時のリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592152A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163788U (ja) * | 1984-10-02 | 1986-04-30 | ||
| JPH0645050A (ja) * | 1992-07-27 | 1994-02-18 | Ngk Spark Plug Co Ltd | スパークプラグの製造方法 |
| JPH0668956A (ja) * | 1992-08-24 | 1994-03-11 | Ngk Spark Plug Co Ltd | スパークプラグの製造方法 |
| JP2002033176A (ja) * | 2000-05-12 | 2002-01-31 | Denso Corp | スパークプラグおよびその製造方法 |
| US6710523B2 (en) | 2000-01-19 | 2004-03-23 | Ngk Spark Plug Co., Ltd. | Spark plug internal combustion engine |
-
1982
- 1982-06-29 JP JP57111943A patent/JPS592152A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163788U (ja) * | 1984-10-02 | 1986-04-30 | ||
| JPH0645050A (ja) * | 1992-07-27 | 1994-02-18 | Ngk Spark Plug Co Ltd | スパークプラグの製造方法 |
| JPH0668956A (ja) * | 1992-08-24 | 1994-03-11 | Ngk Spark Plug Co Ltd | スパークプラグの製造方法 |
| US6710523B2 (en) | 2000-01-19 | 2004-03-23 | Ngk Spark Plug Co., Ltd. | Spark plug internal combustion engine |
| JP2002033176A (ja) * | 2000-05-12 | 2002-01-31 | Denso Corp | スパークプラグおよびその製造方法 |
| US6653766B2 (en) | 2000-05-12 | 2003-11-25 | Denso Corporation | Spark plug and method of manufacturing same |
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