JP2014216833A - 光電変換装置及び撮像システム - Google Patents

Abstract

【課題】出力線に重畳されるノイズを低減することができる光電変換装置を提供することを課題とする。
【解決手段】光電変換装置は、行列状に配置され、光電変換により信号を生成する複数の画素（１１１）と、前記複数の画素の各列に設けられ、前記画素に基づく信号を保持する複数の保持容量（１３１）と、第１の出力線（１３４−１）と、第２の出力線（１３４−２）と、前記保持容量及び前記第１の出力線の間に設けられた第１のスイッチ（１３２−１）と、前記保持容量及び前記第２の出力線の間に設けられた第２のスイッチ（１３２−２）と、前記第２のスイッチを制御する第２の列選択線（１３３）とを有し、前記第２の列選択線と前記第１の出力線とが交差する部分と、前記第２の列選択線と前記第２の出力線とが交差する部分とは、相互に配線構造が異なることを特徴とする。
【選択図】図１

Description

本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置及び撮像システムに関する。

ＣＭＯＳイメージセンサにおいて、異なる位相で動く２つの水平走査回路によって、列メモリから信号を読み出し、２つの水平出力線からの出力をマルチプレクスして出力する技術が特許文献１に開示されている。このようにすることで、水平出力線の駆動周波数より高い周波数で、ＣＭＯＳイメージセンサから信号を出力することが可能であり、高フレームレートの光電変換装置が実現できる。

特開２００３−２５９２２７号公報

しかしながら、特許文献１のようなＣＭＯＳイメージセンサには、以下のような課題がある。前述のように、異なる位相で列メモリから２つの水平出力線に対して信号を読み出すため、一方の位相で列メモリと第１の水平出力線を導通させる第１の列選択線と、他方の位相で列メモリと第２の水平出力線を順次導通させる第２の列選択線がある。第１の列選択線が、第２の水平出力線に対して、あるいは第２の列選択線が、第１の水平出力線に対して容量結合し、信号読み出し期間にノイズを重畳させることが課題となっている。

本発明の目的は、出力線に重畳されるノイズを低減することができる光電変換装置及び撮像システムを提供することである。

本発明の光電変換装置は、行列状に配置され、光電変換により信号を生成する複数の画素と、前記複数の画素の各列に設けられ、前記画素に基づく信号を保持する複数の保持容量と、第１の出力線と、第２の出力線と、前記保持容量及び前記第１の出力線の間に設けられた第１のスイッチと、前記保持容量及び前記第２の出力線の間に設けられた第２のスイッチと、前記第２のスイッチを制御する第２の列選択線とを有し、前記第２の列選択線と前記第１の出力線とが交差する部分と、前記第２の列選択線と前記第２の出力線とが交差する部分とは、相互に配線構造が異なることを特徴とする。

本発明によれば、配線構造を異ならせることにより、第１の出力線に重畳されるノイズを低減することができ、高Ｓ／Ｎで高フレームレートの光電変換装置を提供することができる。

図１は、本発明の第１の実施形態の光電変換装置を示す図である。 図２は、本発明の第１の実施形態の画素の回路図である。 図３は、本発明の第１の実施形態の増幅回路の回路図である。 図４は、本発明の第１の実施形態を駆動するタイミング図である。 図５は、本発明の第１の実施形態の一部の平面図である。 図６は、本発明の第１の実施形態の一部の断面図である。 図７は、本発明の第１の実施形態の一部の断面図である。 図８は、本発明の第１の実施形態の一部の断面図である。 図９は、本発明の第２の実施形態の一部の平面図である。 図１０は、本発明の第２の実施形態の一部の断面図である。 図１１は、本発明の第２の実施形態の一部の断面図である。 図１２は、本発明の第２の実施形態の一部の断面図である。 図１３は、撮像システムの構成例を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る光電変換装置の構成例を示す図である。光電変換装置は、例えばＣＭＯＳイメージセンサであり、被写体像の入射光を光電変換し、光電変換により得られた電気信号を増幅して外部に出力する。光電変換装置は、画素アレイ１１０を有する。画素アレイ１１０は、２次元行列状に配置された複数の画素１１１を有する。図１では、簡単のために８つの画素１１１を示しているが、画素１１１の個数はこれに限られず、より多くの画素１１１を有していてもよい。各画素１１１は、光電変換により、信号を生成する。

図２は、画素１１１の構成例を示す回路図である。画素制御信号線１１２は、行選択パルス線ＰＳＥＬと、画素転送パルス線ＰＴＸと、画素リセットパルス線ＰＲＥＳとを有する。光電変換部１１４は、例えばフォトダイオードであり、光を電荷に変換して蓄積する。画素転送スイッチ１１５は、画素転送パルス線ＰＴＸの電圧に応じて、光電変換部１１４に蓄積されている電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、電荷を蓄積し、電荷を電圧に変換する。画素リセットスイッチ１１６は、画素リセットパルス線ＰＲＥＳの電圧に応じて、フローティングディフュージョンＦＤ及び／又は光電変換部１１４の電圧を電源電圧ＶＤＤにリセットする。画素増幅トランジスタ１１７は、フローティングディフュージョンＦＤの電圧を増幅する。行選択スイッチ１１８は、行選択パルス線ＰＳＥＬの電圧に応じて、画素増幅トランジスタ１１７により増幅された電圧を列信号線１１３に出力する。列信号線１１３は、行列状の画素１１１の列毎に設けられる。各列信号線１１３には、各列の画素１１１が接続される。

図１の光電変換装置は、さらに垂直走査回路１４０を有する。垂直走査回路１４０は、画素制御信号線１１２を介して、画素１１１の各行に接続される。各行の画素１１１は、同じ画素制御信号線１１２に接続される。画素１１１は、上記のように、列信号線１１３に電圧を出力する。増幅回路１２０は、列信号線１１３の電圧を増幅する。

図３は、増幅回路１２０の構成例を示す回路図である。増幅回路１２０は、演算増幅器１２１と、リセットスイッチ１１２と、入力容量Ｃ０及び帰還容量ＣＦを有し、列信号線１１３の電圧を反転増幅する。リセットスイッチ１１２をオンすると、増幅回路１２０はリセットされ、リセットスイッチ１１２をオフすると、増幅回路１２０のリセットは解除される。

図１において、奇数列の保持容量１３１ｓ−１，１３１ｎ−１及び偶数列の保持容量１３１ｓ−２，１３１ｎ−２は、複数の画素１１１の各列に設けられ、画素１１１に基づく信号を保持する。

画素１１１及び増幅回路１２０がリセットされると、増幅回路１２０は、ノイズ信号を出力し、転送スイッチ１３０ｎが制御信号ＰＴＮによりオンする。ノイズ信号は、転送スイッチ１３０ｎを介して保持容量１３１ｎ−１，１３１ｎ−２に保持される。第１の保持容量１３１ｎ−１，１３１ｎ−２は、画素１１１のリセット状態の信号を保持する。

画素１１１のリセットが解除されると、光電変換部１１４は、光電変換及び電荷の蓄積を開始する。増幅回路１２０のリセットが解除され、画素転送スイッチ１１５がオンすると、画素１１１は、行選択スイッチ１１８のオンにより、光電変換により発生した電荷に応じた信号がノイズ信号に重畳した画素信号を列信号線１１３に出力する。増幅回路１２０は、列信号線１１３の画素信号を増幅して出力する。転送スイッチ１３０ｓが制御信号ＰＴＳによりオンすると、画素信号は、転送スイッチ１３０ｓを介して保持容量１３１ｓ−１，１３１ｓ−２に保持される。第２の保持容量１３１ｓ−１，１３１ｓ−２は、画素１１１の非リセット状態の信号を保持する。

第１の列選択スイッチ１３２ｎ−１は、保持容量１３１ｎ−１及び第１の水平出力線１３４ｎ−１の間に設けられる。第１の列選択スイッチ１３２ｓ−１は、保持容量１３１ｓ−１及び第１の水平出力線１３４ｓ−１の間に設けられる。第２の列選択スイッチ１３２ｎ−２は、保持容量１３１ｎ−２及び第２の水平出力線１３４ｎ−２の間に設けられる。第２の列選択スイッチ１３２ｓ−２は、保持容量１３１ｓ−２及び第２の水平出力線１３４ｓ−２の間に設けられる。

第１の列選択スイッチ１３２ｎ−１がオンすると、保持容量１３１ｎ−１に保持された電圧は、水平出力線１３４ｎ−１に読み出される。また、第１の列選択スイッチ１３２ｓ−１がオンすると、保持容量１３１ｓ−１に保持された電圧は、水平出力線１３４ｓ−１に読み出される。また、第２の列選択スイッチ１３２ｎ−２がオンすると、保持容量１３１ｎ−２に保持された電圧は、水平出力線１３４ｎ−２に読み出される。また、第２の列選択スイッチ１３２ｓ−２がオンすると、保持容量１３１ｓ−２に保持された電圧は、水平出力線１３４ｓ−２に読み出される。保持容量１３１ｎ−１，１３１ｓ−１，１３１ｎ−２，１３１ｓ−２の容量値と水平出力線１３４ｎ−１，１３４ｓ−１，１３４ｎ−２，１３４ｓ−２の配線容量値や配線に接続されているスイッチの接合容量からなる容量の容量比に応じて電荷が分配される。上記の読み出しは、上記の電荷の分配による読み出し方法である。即ち、読み出し期間中の水平出力線１３４ｎ−１，１３４ｓ−１，１３４ｎ−２，１３４ｓ−２はハイインピーダンスな状態にある。

水平出力線１３４ｓ−１及び１３４ｓ−２の画素信号は、バッファ１５３によりインピーダンス変換され、マルチプレクサ１３７を介して出力端子１３８ｓに出力される。水平出力線１３４ｎ−１及び１３４ｎ−２のノイズ信号は、バッファ１５３によりインピーダンス変換され、マルチプレクサ１３７を介して出力端子１３８ｎに出力される。

水平出力線１３４ｎ−１，１３４ｓ−１，１３４ｎ−２，１３４ｓ−２は、信号を所定の期間保持した後、スイッチ１５４により電圧ＶＣＨＲにリセットされる。水平走査回路（制御部）１３５−１は、第１の位相のクロック信号ＣＬＫ１に同期し、列選択スイッチ１３２ｎ−１，１３２ｓ−１を制御する。水平走査回路（制御部）１３５−２は、第１の位相とは異なる第２の位相のクロック信号ＣＬＫ２に同期し、列選択スイッチ１３２ｎ−２，１３２ｓ−２を制御する。マルチプレクサ１３７は、第１の水平出力線１３４ｎ−１，１３４ｓ−１と第２の水平出力線１３４ｎ−２，１３４ｓ−２から入力される異なる位相の信号を、制御信号ＭＵＸに従ってマルチプレクスして出力端子１３８ｎ，１３８ｓに出力する。差分処理回路１６０は、出力端子１３８ｓの画素信号と出力端子１３８ｎのノイズ信号との差分処理を行い、ノイズを除去した画素信号を出力する。

図４は、本実施形態の光電変換装置の駆動方法を示すタイミングチャートである。ＰＲＥＳは画素リセットパルス線の電圧、ＰＳＥＬは行選択パルス線の電圧、ＰＴＸは画素転送パルス線の電圧を示している。また、ＰＣ０Ｒは増幅回路１２０内のリセットスイッチ１２２を制御するリセット信号である。また、ＰＴＮは、転送スイッチ１３０ｎを制御するサンプルホールド信号である。ＰＴＳは、転送スイッチ１３０ｓを制御するサンプルホールド信号である。また、ＣＬＭＳＥＬ１及びＣＬＭＳＥＬ３は、列選択スイッチ１３２ｓ−１及び１３２ｎ−１を制御する列選択パルスであり、列選択線１３３−１及び１３３−３にそれぞれ供給されている。ＣＬＭＳＥＬ２及びＣＬＭＳＥＬ４は、列選択スイッチ１３２ｓ−２及び１３２ｎ−２を制御する列選択パルスであり、列選択線１３３−２及び１３３−４にそれぞれ供給されている。第１の列選択線１３３−１は、第１列の列選択スイッチ１３２ｓ−１及び１３２ｎ−１を制御するための線である。第２の列選択線１３３−２は、第２列の列選択スイッチ１３２ｓ−２及び１３２ｎ−２を制御するための線である。第３の列選択線１３３−３は、第３列の列選択スイッチ１３２ｓ−１及び１３２ｎ−１を制御するための線である。第４の列選択線１３３−４は、第４列の列選択スイッチ１３２ｓ−２及び１３２ｎ−２を制御するための線である。

時刻ｔ１の前では、画素リセットパルス線ＰＲＥＳがハイレベルになり、画素リセットスイッチ１１６がオンし、フローティングディフュージョンＦＤが電源電圧ＶＤＤにリセットされている。

時刻ｔ１〜ｔ１１において、画素リセットパルス線ＰＲＥＳがローレベルになり、画素リセットスイッチ１１６がオフとなる。また、時刻ｔ２以降、行選択パルス線ＰＳＥＬがハイレベルになり、行選択スイッチ１１８がオンとなることで、所定行の画素１１１の信号の読み出しが可能となる。時刻ｔ３では、リセット信号ＰＣ０Ｒがハイレベルになり、リセットスイッチ１２２がオンし、増幅回路１２０がリセットされる。時刻ｔ４では、リセット信号ＰＣ０Ｒがローレベルになり、リセットスイッチ１２２がオフし、増幅回路１２０のリセットが解除される。画素１１１は、フローティングディフュージョンＦＤのリセットにより、ノイズ信号を列信号線１１３に出力する。増幅回路１２０は、ノイズ信号を増幅して出力する。時刻ｔ５〜ｔ６では、サンプルホールド信号ＰＴＮがハイレベルになり、サンプルホールドスイッチ１３０ｎがオンする。各増幅回路１２０により出力されるノイズ信号は、サンプルホールドスイッチ１３０ｎを介して、各列の保持容量１３１ｎ−１，１３１ｎ−２に保持される。

時刻ｔ７〜ｔ８では、画素転送パルス線ＰＴＸがハイレベルになり、画素転送スイッチ１１５がオンする。すると、画素１１１内の光電変換部１１４により光電変換された電荷は、画素転送スイッチ１１５を介して、フローティングディフュージョンＦＤに転送される。画素１１１は、上記のノイズ信号に光電変換の信号が重畳した画素信号を列信号線１１３に出力する。増幅回路１２０は、列信号線１１３の画素信号を増幅して出力する。

時刻ｔ９〜ｔ１０では、サンプルホールド信号ＰＴＳがハイレベルになり、サンプルホールドスイッチ１３０ｓがオンする。各増幅回路１２０により出力される画素信号は、サンプルホールドスイッチ１３０ｓを介して、各列の保持容量１３１ｓ−１，１３１ｓ−２に保持される。

時刻ｔ１１以降では、画素リセットパルス線ＰＲＥＳがハイレベルになり、画素リセットスイッチ１１６がオンし、フローティングディフュージョンＦＤが電源電圧ＶＤＤにリセットされる。

時刻ｔ１２以降では、第１の位相のクロック信号ＣＬＫ１及び第２の位相のクロック信号ＣＬＫ２がそれぞれ水平走査回路１３５−１及び１３５−２に供給される。水平走査回路１３５−１は、第１の位相のクロック信号ＣＬＫ１に基づいて、列選択パルスＣＬＭＳＥＬ１及びＣＬＭＳＥＬ３を生成する。まず、第１の位相のクロック信号ＣＬＫ１に同期して、列選択パルスＣＬＭＳＥＬ１がハイレベルになると、列選択スイッチ１３２ｓ−１及び１３２ｎ−１がオンする。これにより、保持容量１３１ｓ−１及び１３１ｎ−１に保持されている画素信号及びノイズ信号が第１の水平出力線１３４ｓ−１及び１３４ｎ−１に読み出される。次に、第１の位相のクロック信号ＣＬＫ１に同期して、列選択パルスＣＬＭＳＥＬ３がハイレベルになり、上記と同様に、第３列の画素信号及びノイズ信号の読み出しが行われる。

同様に、水平走査回路１３５−２は、第２の位相のクロック信号ＣＬＫ２に基づいて、列選択パルスＣＬＭＳＥＬ２及びＣＬＭＳＥＬ４を生成する。まず、第２の位相のクロック信号ＣＬＫ２に同期して、列選択パルスＣＬＭＳＥＬ２がハイレベルになると、列選択スイッチ１３２ｓ−２及び１３２ｎ−２がオンする。これにより、保持容量１３１ｓ−２及び１３１ｎ−２に保持されている画素信号及びノイズ信号が第２の水平出力線１３４ｓ−２及び１３４ｎ−２に読み出される。次に、第２の位相のクロック信号ＣＬＫ２に同期して、列選択パルスＣＬＭＳＥＬ４がハイレベルになり、上記と同様に、第４列の画素信号及びノイズ信号の読み出しが行われる。

マルチプレクス信号ＭＵＸにより、マルチプレクサ１３７は、第１の水平出力線１３４ｓ−１，１３４ｎ−１の出力と、第２の水平出力線１３４ｓ−２，１３４ｎ−２の出力のいずれかが選択され、出力端子１３８ｓ及び１３８ｎにそれぞれ読み出される。

信号ＰＣＨＲ１がハイレベルになると、スイッチ１５４がオンし、水平出力線１３４ｓ−１，１３４ｎ−１が電圧ＶＣＨＲにリセットされる。また、信号ＰＣＨＲ２がハイレベルになると、スイッチ１５４がオンし、水平出力線１３４ｓ−２，１３４ｎ−２が電圧ＶＣＨＲにリセットされる。

図４の矢印は、信号ＣＬＭＳＥＬ２の立ち上がり及び立ち下がりを示す。信号ＣＬＭＳＥＬ２の立ち上がり時の列選択線１３３−２の電位変動によって、信号ＣＬＭＳＥＬ１により第１列の保持容量１３１ｓ−１，１３１ｎ−２から水平出力線１３４ｓ−１，１３４ｎ−１に読み出し中の信号にノイズがのる。また、信号ＣＬＭＳＥＬ２の立ち下がり時の列選択線１３３−２の電位変動によって、信号ＣＬＭＳＥＬ３により第３列の保持容量１３１ｓ−１，１３１ｎ−２から水平出力線１３４ｓ−１，１３４ｎ−１に読み出し中の信号にノイズがのる。このノイズ対策は、図５〜図８を参照しながら後述する。

図５は、図１の光電変換装置における列選択線１３３−２と水平出力線１３４ｓ−１，１３４ｎ−１，１３４ｓ−２，１３４ｎ−２との交差部分の平面図である。図６は、図５のＹ−Ｙ’の断面図である。図７は、図５のＸＡ−ＸＡ’の断面図である。図８は、図５のＸＢ−ＸＢ’の断面図である。

シリコン基板１５０及び素子分離酸化膜１５１の上には、ポリシリコン層、第１アルミ層及び第２アルミ層が積層され、ポリシリコン層と第１アルミ層はコンタクトホールで接続される。列選択線１３３−２は、領域Ｂにおいては、第２アルミ層で形成された水平出力線１３４ｓ−２及び１３４ｎ−２に対して、直下の第１アルミ層で形成されており、低抵抗な配線となっている。列選択線１３３−２が水平出力線１３４ｓ−２及び１３４ｎ−２との容量結合が或る程度あっても、列選択線１３３−２の電位変化に同期して、水平出力線１３４ｓ−２及び１３４ｎ−２の電位が変化するが、サンプリング期間への影響が少ないことに着目している。一方、列選択線１３３−２は、領域Ａでは、異なる位相で駆動される水平出力線１３４ｓ−１及び１３４ｎ−１との容量結合をさけるように、ポリシリコン層で形成されている。列選択線１３３−２は、領域Ｂでは第１アルミ層で形成され、領域Ａではポリシリコン層で形成され、領域Ａと領域Ｂとで異なる配線層に形成される。

また、列選択線１３３−２と水平出力線１３４ｓ−１，１３４ｎ−１との容量結合を低減するように、列選択線１３３−２と水平出力線１３４ｓ−１，１３４ｎ−１との間に遮蔽体１５２を配置している。これは、列選択線１３３−２の電位変化は、水平出力線１３４ｓ−１，１３４ｎ−１が信号出力している期間のうちの後半にあたり、外部回路がサンプリングする時刻に近いからである。領域Ａでは、列選択線１３３−２と水平出力線１３４ｓ−１，１３４ｎ−１との間に遮蔽体１５２が設けられ、領域Ｂでは、列選択線１３３−２と水平出力線１３４ｓ−２，１３４ｎ−２との間に遮蔽体１５２が設けられない。

このように領域Ａと領域Ｂで、列選択線１３３−２を異なる構造とすることによって、異なる位相で駆動される水平出力線１３４ｓ−１，１３４ｎ−１に対し、ノイズが重畳されにくくなっている。また、本実施形態では、列選択線１３３−２は、領域Ｂでは、低抵抗なアルミ配線を使用して配線低抗を低減することにより、同相で駆動される水平出力線１３４ｓ−２，１３４ｎ−２に対して、容量結合があっても、影響を小さくできる。

また、図８に示すように、保持容量１３１ｓ−２，１３１ｎ−２から水平出力線１３４ｓ−２，１３４ｎ−２に対して引き出している配線１３６ｓ−２，１３６ｎ−２は、列選択線１３３−２と同一層で形成される。これにより、列選択線１３３−２と配線１３６ｓ−２の間の容量結合分と、列選択線１３３−２と配線１３６ｎ−２の間の容量結合分とを、異なる配線層間のアライメント誤差の影響を受けないようにすることができ、精度よく揃えることが可能である。このことから、列選択線１３３−２から配線１３６ｓ−２，１３６ｎ−２への容量結合のアンバランスからくるオフセット誤差を低減することができる。

上記では、図１において左から２列目の回路に着目して説明した。これに対して、左から１列目では、上述の領域Ａ及び領域Ｂの位置が逆になる。具体的には、列選択線１３３−１が水平出力線１３４ｓ−１，１３４ｎ−１と交差する領域は、図５〜８に示した領域Ｂと同様の構造となり、列選択線１３３−１が水平出力線１３４ｓ−２，１３４ｎ−２と交差する領域は、領域Ａと同様の構造となる。左から３列目以降は、１列目及び２列目の配線パターンが繰り返される。

本実施形態では、２種類の位相のクロック信号ＣＬＫ１及びＣＬＫ２で動作する光電変換装置を例に説明したが、３種類以上の位相のクロック信号で駆動する場合においても、適用できる。

また、信号を保持する複数のメモリ部から構成されるラインメモリを有する光電変換装置にも、本実施形態を適用することができる。第１のスイッチは、ラインメモリの各メモリ部に接続される。第１の共通信号線は、第１のスイッチが所定の個数接続されてなる。第２のスイッチは、第１の共通信号線を第２の共通信号線に接続するためのスイッチである。信号読み出し部は、ラインメモリの各メモリ部に保持される信号を第１のスイッチ、第１の共通信号線、及び第２のスイッチを介して第２の共通信号線に選択的に読み出す。このような光電変換装置にも、異なる位相をもつ複数クロック信号に同期して信号を出力させ、本実施形態を適用できる。

（第２の実施形態）
図９は、本発明の第２の実施形態による光電変換装置の平面図である。図１０は、図９のＹ−Ｙ’の断面図である。図１１は、図９のＸＡ−ＸＡ’の断面図である。図１２は、図９のＸＢ−ＸＢ’の断面図である。本実施形態は、第１の実施形態に対して、列選択線１３３−２等と水平出力線１３４ｓ−１，１３４ｎ−１との交差部分の構造が異なっている。以下、本実施形態が第１の実施形態と異なる点を説明する。

本実施形態では、水平出力線１３４ｓ−１及び１３４ｎ−１は、列選択線１３３−２と交差する部分で幅を細くすることにより、容量結合成分を低減している。なお、図９では、水平出力線１３４ｓ−１及び１３４ｎ−１を細くしたが、上記の交差する部分で列選択線１３３−２の幅を細くしても良い。このように領域Ａと領域Ｂで、線の幅を異なる構造とすることによって、異なる位相で駆動される水平出力線１３４ｓ−１，１３４ｎ−１に対し、ノイズが重畳されにくくなる。

また、本実施形態は、列選択線１３３−２に低抵抗であるアルミ配線を用いて領域Ａと領域Ｂの両方を形成しているため、列選択線１３３−２の全体の抵抗を下げることができる。

以上のように、第１及び第２の実施形態では、列選択線１３３−２と第１の出力線１３４ｓ−１，１３４ｎ−１とが交差する部分の領域Ａと、列選択線１３３−２と第２の出力線１３４ｓ−２，１３４ｎ−２とが交差する部分の領域Ｂとは、相互に配線構造が異なる。なお、列選択線１３３−２を例に説明したが、その他の列選択線１３３−１，１３３−３，１３３−４についても同様である。

列選択線１３３−２と第２の出力線１３４ｓ−２，１３４ｎ−２は、共に第２の位相のクロック信号ＣＬＫ２に同期して電位変動するので、第２の出力線１３４ｓ−２，１３４ｎ−２の電圧は、列選択線１３３−２の電位変動に伴うノイズの影響が少ない。これに対し、列選択線１３３−２は第２の位相のクロック信号ＣＬＫ２に同期して電位変動し、第１の出力線１３４ｓ−１，１３４ｎ−１は第１の位相のクロック信号ＣＬＫ１に同期して電位変動する。そのため、第１の出力線１３４ｓ−１，１３４ｎ−１の電圧は、列選択線１３３−２の電位変動に伴うノイズの影響が大きい。

そこで、列選択線１３３−２と第１の出力線１３４ｓ−１，１３４ｎ−１とが交差する部分の領域Ａは、列選択線１３３−２と第２の出力線１３４ｓ−２，１３４ｎ−２とが交差する部分の領域Ｂに対して、容量結合が低減するように、配線構造を異ならせる。これにより、第１の出力線１３４ｓ−１，１３４ｎ−１のノイズを低減することができる。

（第３の実施形態）
図１３は、本発明の第３の実施形態に係る撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、光電変換装置１００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を有する。光電変換装置１００は、第１及び第２の実施形態の光電変換装置である。

レンズ等の光学系である光学部８１０は、被写体からの光を光電変換装置１００の、複数の画素が２次元状に配列された画素部１０１に結像させ、被写体の像を形成する。光電変換装置１００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部１０１に結像された光に応じた信号を出力する。光電変換装置１００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理回路部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部８５０は、システムコントロール回路部８６０による制御に基づいて光電変換装置１００及び映像信号処理回路部８３０の駆動タイミングを制御する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１１ 画素、１３１ｓ−１，１３１ｎ−１，１３１ｓ−２，１３１ｎ−２ 保持容量、１３２ｓ−１，１３２ｎ−１，１３２ｓ−２，１３２ｎ−２ 列選択スイッチ、１３３−１〜１３３−４ 列選択線、１３４ｓ−１，１３４ｎ−１ 第１の出力線、１３４ｓ−２，１３４ｎ−２ 第２の出力線

Claims (8)

1. 行列状に配置され、光電変換により信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、前記画素に基づく信号を保持する複数の保持容量と、
   第１の出力線と、
   第２の出力線と、
   前記保持容量及び前記第１の出力線の間に設けられた第１のスイッチと、
   前記保持容量及び前記第２の出力線の間に設けられた第２のスイッチと、
   前記第２のスイッチを制御する第２の列選択線とを有し、
   前記第２の列選択線と前記第１の出力線とが交差する部分と、前記第２の列選択線と前記第２の出力線とが交差する部分とは、相互に配線構造が異なることを特徴とする光電変換装置。
2. 前記第２の列選択線は、前記第２の列選択線と前記第１の出力線とが交差する部分と、前記第２の列選択線と前記第２の出力線とが交差する部分とで、異なる配線層に形成されることを特徴とする請求項１記載の光電変換装置。
3. 前記第２の列選択線と前記第１の出力線とが交差する部分では、前記第２の列選択線と前記第１の出力線との間に遮蔽体が設けられ、
   前記第２の列選択線と前記第２の出力線とが交差する部分では、前記第２の列選択線と前記第２の出力線との間に遮蔽体が設けられないことを特徴とする請求項１又は２記載の光電変換装置。
4. 前記第２の列選択線と前記第１の出力線とが交差する部分と、前記第２の列選択線と前記第２の出力線とが交差する部分とは、線の幅が異なることを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
5. 前記保持容量は、
   前記画素のリセット状態の信号を保持する第１の保持容量と、
   前記画素の非リセット状態の信号を保持する第２の保持容量とを有することを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
6. さらに、前記第１の保持容量から前記第１の出力線又は前記第２の出力線に出力された信号と、前記第２の保持容量から前記第１の出力線又は前記第２の出力線に出力された信号との差分処理を行う差分処理回路を有することを特徴とする請求項５記載の光電変換装置。
7. さらに、前記第１のスイッチと前記第２のスイッチとを、互いに異なる位相の信号に同期して制御する制御部を有することを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。
8. 請求項１〜７のいずれか１項に記載の光電変換装置と、
   前記光電変換装置から出力される信号を処理する処理部と
   を有することを特徴とする撮像システム。

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