KR100300047B1 - 노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자 - Google Patents

노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 데이터라인들간의 간섭 잡음을 줄이거나 제거할 수 있고, 메모리 소자의 집적도를 향상시키는 데이터라인의 구조를 갖는 반도체 메모리 소자에 관한 것으로, 한쌍의 데이터라인쌍을 동일 평면상에 배열하지 않고, 절연막을 개재하여 상층(upper layer)과 하층(lower layer)으로 나누어 배열하는 데이터라인 배열구조를 갖는 반도체 메모리 소자에 관한 것이다.
본 발명의 반도체 메모리 소자는, 다수의 데이터라인쌍과, 상기 각 데이터라인쌍의 끝에 각각 위치하는 다수의 센스 앰프와, 상기 데이터라인 쌍과 절연되어 직교하는 다수의 워드라인과, 상기 워드라인 하나와 비트라인 하나에 연결되고, 그 직교부에 위치하는 메모리셀로 구성되는 반도체 소자에 있어서, 상기 데이터리인쌍중의 하나의 데이터라인(예를들면 실제 데이터 라인)이 상층에, 그리고 다른 하나의 데이터라인(예를들면 보조 데이터 라인)이 하층에 형성되는 2층의 구조로 형성되고, 상기 복수의 데이터라인쌍중의 일부 또는 전체의 데이타라인쌍이 적어도 1회 상하방향으로 꼬여있고, 상기 꼬인위치는 이웃하는 데이터라인쌍의 꼬인위치의 중간부분인 반도체 메모리 소자를 제공한다.

Description

노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자{SEMICONDCUTOR DEVICE WITH DATA LINE ARRANGEMENT FOR PREVENTING OF NOISE INTERFERENCE}
본 발명은 반도체 소자에 관한 것으로, 특히 고집적 메모리 소자의 데이터 라인들간의 간섭 잡음(noise interference)을 줄이거나 제거하는 방식(technique)인 데이터 배열구조를 갖는 반도체 메모리소자에 관한 것이다.
고성능 및 고속성을 갖춘 디지탈 시스템에 대한 요구가 높이지고 있으며, 상기 디지탈 시스템의 고속성 및 고성능화를 뒷비침하기 위해서는 고집적 메모리가 필수적이다. 최근 수년간, 메모리 소자의 집적도는 메모리 셀 구조의 개선 및 제조방법의 발전으로 인하여 높아졌다. 그러나, 집적도가 높아짐에 따라, 또한 메모리 소자내에서의 간섭 잡음의 발생 가능성이 커졌다. 즉, 메모리 소자의 직접도가 높아지면서, 데이터라인간의 간격이 줄어들고, 결국 데이터라인간의 결합용량(coupling capacitance)이 증가하게 되고, 간섭잡음도 증대한다.
도 1은 폴디드 데이터라인과 Vdd/2 프리차지 방식을 조합한 반도체 소자의 개략도가 도시되어 있다. 등간격을 갖는 데이터라인들 DB0, /DB0, DB1, /DB1이 수평으로 배열되어 있고, 각 데이터라인쌍 DBi, /DBi(i=1,2...)의 한쪽 끝에 센스앰프 SAi(i=1,2..)가 연결되어 있다. 상기 데이터라인쌍 DBi, /DBi와 워드라인 WL0이 직교하고, 상기 데이터라인과 워드라인의 교차부에 메모리셀 M이 위치한다.
상기 도 1에 도시한 등간격의 데이터라인들에 있어서, 데이터라인 DB0에 나타나는 신호를 -Vs라고 하면, Vdd/2 프리차지 방식을 적용하였기 때문에 데이터라인 /DB0에는 Vdd/2의 신호전압이 나타나야 한다. 그러나 DB0와 /DB0사이의 결합용량 Cdd(coupling capacitance)를 통해 데이터라인 /DB0에 -δ1의 잡음이 결합하게 된다. 또한, 데이터라인 /DB0에 인접하는 데이터라인 DB1의 신호전압이 -Vs가 되면, 상기 데이터라인 /DB0와 데이터라인 DB1사이의 결합용량 Cdd를 통해 역시 -δ1의 잡음이 상기 데이터라인 /DB0에 또한 결합하게 된다. 결과적으로 /DB0의 신호는 Vdd/2-2δ1이 되어, 상기 데이터라인 DB0와의 신호전압차가 줄어들게 되고, 상기 줄어든 신호전압이 센스앰프에 입력되므로, 메모리셀로부터 읽어들인 신호와 다른 신호가 출력될 수 있다. 따라서, 메모리 셀로부터 올바른 데이터를 판독하기가 어려워진다. 따라서, 상기와 같은 데이터라인들간의 커플링 커패시턴스에 균형을 주어 간섭 잡음을 줄이는 방법이 개시되었다.
도 2는 종래의 데이터라인(또는 비트라인)의 간섭 잡음을 줄이기 위한 구조를 도시한 개략도이다.
네쌍의 데이터라인들 DBi, /DBi(i=1,2,3,4)이 도시되어 있다. 각각의 데이터라인 쌍은 DBi와 /DBi로 구성되어 있다. 상기 DBi 와 /DBi로 구성되는 각각의 데이터라인 쌍은 센스앰프 SAi에 연결되어 있다. 즉 상세히는 DB0, /DB0가 센스 앰프 SA0에 연결되어 있고, DB1, /DB1은 SA1에, DB2, /DB2는 SA2에, DB3, /DB3는 SA3에 각각 연결되어 있다. 상기 각각의 센스앰프 SAi는 한쌍의 데이터라인 DBi, /DBi의 끝에 각각 위치하고, 센스 앰프 SAi와 SA(i+1)는 서로 데이터라인 쌍의 반대쪽 끝에서 위치하며 서로 마주보고 있다. 또, 워드라인 WLi(i=0,1...)이 네쌍의 데이터라인들과 직각방향으로 절연하여 교차(insulatively intersecting)하고 있다. 상기 워드라인 WLi(여기서는 두개의 워드라인 WL0, WL1만을 도시했음)과 데이터라인쌍 DBi, /DBi 의 교차부에 선택적으로 메모리셀 M이 배열되어 있다. 또, 상기 데이터라인쌍 DB0와 /DB0가, 상기 데이터라인쌍의 길이방향의 중간지점에서 꼬여 있다. 또한 상기 DB2와 /DB2가, 또한 데이터라인쌍의 길이방향의 중간지점에서 꼬여있다. 상기 DB0와 /DB0가 꼬여있는 부분을 꼬임부(twisted crossing section)(T1)라하고, DB1, /DB1이 꼬여있는 곳을 꼬임부(T2, T3)라 하고, DB2와 /DB2의 꼬인 부분을 꼬임부(T1), DB3, /DB3가 꼬인 부분을 꼬임부(T2, T3)라 한다. 상기 데이터라인쌍 DB1, /DB1는 길이방향으로 1/4지점에 3/4지점에서 꼬임부(T2, T3)가 형성되고, 그 이웃하는 데이터라인쌍 DB0, /DB0의 꼬임부(T1)는 상기 데이터라인쌍 DB1, /DB1의 꼬임부(T2)와 꼬임부(T3)의 중간지점에 형성되어 있다. 또, 도 2에서 실선은 제1층 배선을 그리고 점선은 제2층 배선을 나타낸다. 즉 실선으로 표시된 부분과 점선으로 표시된 부분은 서로 다른 층임을 나타낸다.
상기와 같이, 꼬여있는 데이터라인의 배열구조는 다음과 같은 장점을 갖는다. 상기 꼬인 데이터라인들중 상기 데이터라인 DB0는, 이웃하는 데이터라인쌍인 DB1과 /DB1, 그리고 데이터라인 /DB0와의 결합용량에 의한 간섭 잡음이 발생하고, 데이터라인 /DB0도 역시 DB0, DB1, /DB1과의 결합용량에 의한 간섭 잡음이 발생하기 때문에, 상기 데이터라인쌍 DB0와 /DB0의 끝에 위치한 센스앰프에 출력되는 신호전압에서는 상기 간섭 잡음이 상쇄하므로, 안정적으로 데이터를 판독할 수 있다. 또 이웃하는 데이터라인쌍 DB1, /DB1도 역시, 각각의 데이터 라인에 발생하는 결합용량을 통한 간섭 잡음의크기가 같기 때문에 그 간섭잡음이 데이터라인의 신호전압에 주는 영향이 제거된다. 즉, 데이터라인쌍중의 데이터라인 DB1은 그 이웃하는 데이터라인쌍인 DB0, /DB0와 커플링 커패시턴스가 형성되고, 다른 데이터라인 /DB1사이에 커플링 커패시턴스가 형성된다. 또 다른 데이터라인 /DB1역시 그 이웃하는 데이터라인쌍 DB0, /DB0와 그리고, 데이터라인 /DB1과 쌍을 이루는 DB1과의 결합용량에 의해 동일한 크기의 잡음 간섭을 받게 된다. 따라서 각각의 데이터라인쌍은 그 이웃하는 데이터라인 쌍들로부터 동일한 크기의 간섭 잡음을 받기 때문에, 데이터 판독 에러의 발생을 방지할 수 있다.
도 3은 상기 도 2의 요소들중 데이터라인들(DB0 ~ /DB4)을 반도체 기판상에 형성한모습을 도시한, 반도체 소자의 패턴을 도시한 평면도이다.
반도체 기판(1)위에 절연막(미도시)을 개재하여 동일평면상에 데이터라인 DB0, /DB0, DB1, /DB1, DB2, /DB2, DB3, /DB3(각각 사선으로 표시된 부분)가 수평으로 평행하게 배열되어 있다. 설명의 편의상, 상기 맨위의 라인을 1라인(line 1)이라하고 순차적으로 아래로 내려가면서 2라인(line 2) ....8라인(line 8)으로 명명하여 설명한다. 도 3에서 점으로 표시된 부분(doted-illustrated)은 상기 데이타라인들을 연결하기 위한 배선(wiring line or by-pass line)이며, 상기 데이터라인의 하층에 형성될 수도 있고, 상층에 형성될 수도 있다. 즉 만일, 상기 데이터라인이 반도체 기판(1)상면에 형성된 제1전도층이고, 상기 연결배선이 그 아래 형성되는 경우에는, 상기 연결배선은, 반도체 기판(1)에 불순물을 주입하여 도전성을 갖도록 만든 확산층으로 형성할 수 있다. 즉 반도체 기판(1) 표면에 확산층(2)이 형성되고, 상기 반도체 기판(1)의 상면에 절연층이 형성되고 상기 절연층 상면에, 제1전도층인 데이터라인쌍들 예를들면 DB0, /DB1이 배열된다. 이때, 데이터라인쌍중의 하나의 데이터라인 DB0는 제1전도층으로 형성되어 있고 떨어진 부분이 없이 연속하여 뻗어있다. 단 상기 데이터라인 DB0는 1라인에서 시작되어 수평으로 배열되다가 중간지점에서 아랫방향으로 꺽인 후, 다시 2라인에 수평으로 배열된 구조를 갖는다. 또다른 데이터라인 /DB0는 상기 확산층(2)이 형성된 부분에서 떨어져(broken or separate) 있고, 상기 확산층 좌측에 형성된 /DB0는 2라인에 수평으로 배열되어 있고, 확산층 우측에 형성된 /DB0는 1라인에 형성되고, 상기 1 및 2라인에 각각 떨어져 형성되어 있는 데이터라인 /DB0를 컨택홀(2a, 2b)을 통해 상기 확산층(2)이 연결하고 있다. 즉 데이터라인의 꼬임부분이 확산층을 이용하여 반도체 기판에 구현된다. 또한 상기 확산층(2) 대신에 상기 제1전도층으로 형성된 데이터라인들 DB0....../DB3위에 절연층(미도시)을 형성하고, 상기 확산층 위치의 상기 절연층(미도시)위에 연결된 배선으로서 제2 전도층을 형성하여 떨어져 있는 데이터라인을 각각 연결하여 데이터라인의 꼬인부분을 구현할 수 있다. 또 만약 상기 데이터라인들 DB0..../DB3가 반도체 기판상의 다층배선중 제2층 배선으로 형성이 되어 있다면, 상기 꼬임부분을 형성하기 위한 연결배선을 상기 제2층 배선아래에 놓인 제1층 배선 또는 상기 제2층 배선 위에 제3층 배선을 이용하여 형성할 수 있다.
상기 데이터라인쌍 DB0와 /DB0의 꼬임(T1) 위치는 그 이웃하는 데이터라인쌍 DB1과 /DB1의 꼬임(T2, T3)위치의 중간부분에 형성되어 있다.
상기한 바와 같이, 종래에는 이웃하는 데이터라인쌍들간의 커플링 커패시턴스에 균형을 주어 간섭 잡음을 제거하는 방법이 개시되어 있다. 그러나, 상기 종래의 데이터라인쌍들은 동일한 평면상에 형성되고, 꼬임부를 형성하기 위한 연결배선만 상기 데이터라인쌍과 다른 층에 형성되어 있다.
즉 상기와 같이, 데이터라인쌍이 동일 평면상에 형성되어 있기 때문에, 반도체 소자내에서 데이터라인들이 차지하는 면적이 크고, 따라서, 반도체 소자의 집적도 향상을 방해하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해, 한쌍의 데이터라인쌍을 동일 평면상에 배열하지 않고, 절연막을 개재하여 상층(upper layer)과 하층(lower layer)으로 나누어 배치된 데이터라인 배열구조를 갖는 반도체 메모리 소자를 제공한다.
본 발명의 반도체 메모리 소자는, 다수의 데이터라인쌍과, 상기 각 데이터라인쌍의 끝에 각각 위치하는 다수의 센스 앰프와, 상기 데이터라인 쌍과 절연되어 직교하는 다수의 워드라인과, 상기 워드라인 하나와 비트라인 하나에 연결되고, 그 직교부에 위치하는 메모리셀로 구성되는 반도체 소자에 있어서, 상기 데이터리인쌍중의 하나의 데이터라인(예를들면 실제 데이터 라인)이 상층에, 그리고 다른 하나의 데이터라인(예를들면 보조 데이터 라인)이 하층에 형성되는 2층의 구조로 형성되고, 상기 복수의 데이터라인쌍중의 일부 또는 전체의 데이타라인쌍이 적어도 1회 꼬여있고, 상기 꼬인위치는 이웃하는 데이터라인쌍의 꼬인위치의 중간부분에서 꼬여있는 반도체 메모리 소자를 제공한다.
도 1은 종래 반도체 소자의 데이터라인의 배열구조를 도시한 개략도이다.
도 2는 종래 반도체 소자의 데이터라인 배열구조의 다른예를 도시한 개략도이다.
도 3은 도 2의 주요부분을 반도체 기판상에 형성한 모습을 도시한 평면도이다.
도 4는 본 발명의 데이터라인의 배열구조를 도시한 개략도이다.
도 5는 도 4의 데이터라인을 반도체 기판상에 구현한 모습을 도시한 본 발명의 일실시례이다.
도 6은 도 4의 데이터라인을 반도체 기판상에 구현한 모습을 도시한 본 발명의 다른실시례이다.
도 7은 본 발명에 따른 데이터라인의 다른 배열구조를 도시한 개략도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
DB0, DB1, DB2, DB3, /DB0, /DB1, /DB2, /DB3 : 데이터라인(DATA LINE)
T1, T2, T3 : 꼬임부
본 발명의 데이터라인, 워드라인, 센스앰프, 메모리셀 등의 위치 및 연결 구조는 종래의 구조인 도 2와 동일하다. 그러나 상기 데이터라인의 배열구조에 있어서, 데이터라인들을 동일 평면상에 형성하지 않고 상층 배선과 하층배선의 삼차원적으로 형성한 것이 다르다.
도 4는 본 발명의 데이터라인의 배열구조를 도시하고 있다. 도 4에서 실선으로 표시한 것은 상층 배선을 의미하고, 점선은 하층 배선을 의미한다. 도면에서 도시하고 있듯이, 각 데이터라인쌍 DBi, /DBi가 각각 꼬임부를 지날때마다 교대로 절연층을 사이에 두고 상층과 하층으로 번갈아 가며 형성되어 있다. 즉 데이터라인쌍 DB0와 /DB0를 예를들어 설명하면, 데이터라인 DB0가 상층에 형성되면, 데이터라인 /DB0가 하층에 형성되고, 상기 데이터라인쌍의 꼬임부(T1)를 지나면, 상기 데이터라인 /DB0가 상층에 그리고 데이터라인 DB0가 하층에 형성되어 있다.
도 5에서는 데이터라인쌍을 형성하는 상층배선과 하층배선이 절연막을 사이에 두고 동일한 위치에 서로 겹쳐 형성된 모습을 도시하고 있다. 따라서, 종래에 비하여 데이터라인이 반도체 기판내에서 차지하는 면적이 반으로 줄어들기 때문에 반도체 소자의 집적도를 향상시키는 효과가 있다. 즉 도 3에서 도시한 바와 같이 종래에는 반도체 기판의 동일 평면에 DB0...../DB3를 형성하기 위해 8라인의 면적이 필요한 반면, 본 발명인 도 4에서는 반도체 기판에서 차지하는 면적으로볼 때 단 4라인의 면적만 필요하기 때문이다.
한편 도 6은 본 발명의 다른 실시례를 도시하고 있다. 즉 상기 데이터라인쌍인 DBi와 /DBi가 같은 위치에 겹쳐 있지 않고, 종래와 같이 빗겨 있으나 도 4에서 설명한 바와 같이, 데이터라인쌍이 상층과 하층 배선으로 형성되기 때문에, 종래의 동일 평면상에 형성된 데이터라인들간의 간격보다 데이터라인간의 간격이 줄어들었다. 즉 서로 인접하는 데이터 라인들이 상하로 배치되므로, 데이터라인간 간격이 수평거리가 아닌 대각선 거리가 되므로, 커플링 커패시턴스가 줄이들기 때문에 종래에 비하여 간격을 좁힐 수 있는 잇점이 있다. 따라서 종래에 비하여 반도체 소자의 집적도를 향상시킬 수 있다.
도 7은 본 발명의 다른실시례에 따른 데이터라인의 다른 배열구조를 도시하고 있다. 즉 한쌍의 데이터라인(예를들면 DB0, /DB0)이 이웃하는 데이터라인쌍중의 하나의 데이터라인(DB1 또는 /DB1)을 사이에 두고 형성되어 있다. 상기 데이터라인쌍 DB1, /DB1도 역시 상기 DB1과 /DB1사이에 이웃하는 데이터라인쌍중의 하나인 DB0 또는 /DB0중의 하나를 사이에 두고 형성되는 구조로 되어 있다. 또 데이터라인쌍 DB0와 /DB0의 꼬임위치는 이웃하는 데이터라인쌍 DB1과 /DB1의 꼬임위치의 중간부분에 형성되어 있다. 각 데이터라인쌍이 상기한 바와 같은 구조로 배열되어 있는 경우에는, 데이터라인쌍 DB0와 /DB0가 모두 상층배선에 의해 형성되고, 이웃하는 데이터라인쌍 DB1과 /DB1이 모두 하층배선에 형성되어 있는 구조를 갖는다. 도면에서 실선은 상층 배선을 의미하고, 점선은 하층 배선을 의미한다.
본 발명은 상기에 설명한 바와 같이, 데이터라인쌍을 상층과 하층의 배선으로 나누어 서로 상하로 꼬인부분을 가지게 형성함으로써, 반도체 소자의 집적도를 향상시키고, 커플링 커패시턴스를 감소시키는 효과가 있다.

Claims (4)

  1. 다수의 데이터라인쌍과,
    상기 데이터라인과 절연하여 직교하는 다수의 워드라인과,
    상기 다수의 워드라인과 다수의 데이터라인의 교차점들중의 어느하나에 위치하는 다수의 메모리셀들과,
    상기 각 데이터라인쌍의 한쪽 끝에 연결되어 배열된 다수의 센스 앰프를 갖는 반도체 메모리 소자에 있어서,
    상기 데이터라인쌍을 이루는 데이터라인들은 반도체 기판상에 각각 상층배선과 하층배선으로 배열되고, 적어도 한곳에서 서로 상하로 꼬이는 부분을 가지며, 상기 데이터라인쌍의 꼬인위치는 이웃하는 데이터라인쌍의 데이터라인들의 꼬인위치들간의 중간지점이 되게 구성된 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 데이터라인쌍을 이루는 데이터라인들은 반도체 기판상에, 절연막을 개재하여 서로 상층과 하층으로 각각 배열되고, 상층의 데이터라인의 위치와 하층 데이터라인의 위치는 평면적으로는 서로 겹치는 위치에 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 다수의 데이터라인쌍과,
    상기 데이터라인과 절연하여 직교하는 다수의 워드라인과,
    상기 다수의 워드라인과 다수의 데이터라인의 교차점들중의 어느하나에 위치하는 다수의 메모리셀들과,
    상기 각 데이터라인쌍의 한쪽 끝에 연결되어 배열된 다수의 센스 앰프를 갖는 반도체 메모리 소자에 있어서,
    상기 데이터라인쌍을 이루는 데이터라인들은 반도체 기판상에 각각 상층배선으로 배열되고, 동일 평면상에서 상기 데이터라인의 길이방향과 수직인 방향으로 적어도 1회 꼬여있고, 이웃하는 데이터라인쌍을 이루는 데이터라인들은 반도체 기판상의 하층배선으로 배열되며, 역시 하층배선의 동일 평면상에서, 상기 데이터라인의 길이방향과 수직인 방향으로 적어도 1회 꼬여있고, 상기 데이터라인쌍을 이루는 데이터라인들의 꼬임위치는 상기 이웃하는 데이터라인쌍들을 이루는 데이터라인들의 꼬임위치들의 중간지점이 되게 구성된 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서, 상기 데이터라인쌍의 데이터라인들 사이에 이웃하는 데이터라인쌍중의 적어도 하나의 데이터라인이 위치하는 것을 특징으로 하는 반도체 메모리 소자.
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