KR100252742B1 - 다이나믹형반도체기억장치 - Google Patents

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KR100252742B1
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나카노히로아키
다카시마다이사부로
오자키도루
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명은, 폴디드 비트선 방식이면서 메모리셀의 사이즈를 작게 할 수 있고, 메모리셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 제공하기 위한 것이다.
이를 위해 본 발명은, 복수의 제1비트선과, 상기 제1비트선의 위에 배치되고 상기 제1비트선과 비트선쌍을 이루어 폴디드 비트선 구성을 이루는 복수의 제2비트선, 상기 제1비트선 및 상기 제2비트선에 교차하는 방향으로 배치된 워드선, 상기 제1비트선에 접속된 복수의 메모리셀이 매트릭스형상으로 배치된 적어도 1개의 메모리셀 어레이를 구비하고 있다. 이러한 구성에 있어서, 상기 메모리셀 어레이는 상기 워드선과 평행으로 소정수(所定數)의 워드선을 포함하고, 복수의 메모리셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함한다. 또, 상기 제2영역은 소정수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 영역을 포함한다.

Description

다이나믹형 반도체 기억장치 {DYNAMIC SEMICONDUCTOR MEMORY DEVICE}
본 발명은 다이나믹형 반도체 기억장치(DRAM)에 관한 것이다.
근래, 1트랜지스터/1캐패시터의 메모리셀 구조를 갖는 다이나믹형 반도체 기억장치(이하, 'DRAM'이라 칭함)는 메모리셀 구조의 개량과 미세가공기술의 진보에 따라 현저하게 고집적화가 진행되고 있고, 비트선이나 워드선 등의 배선, 트랜지스터의 설계룰도 축소되고 있다. 여기에서, 메모리셀 및 센스 앰프 블록의 배치방법은 DRAM의 면적 혹은 성능을 좌우하는 중요한 설계항목이다.
지금까지 제안되어 있는 메모리셀 및 센스 앰프 블록을 포함한 셀 어레이의 구성방법을, 이하에 간단히 설명한다.
이 DRAM에서의 센스 앰프 방식으로서는 16K비트까지는 개방형 비트선 방식 (Open Bit Line Method)이 이용되고, 16K비트∼현재의 64M비트까지의 세대에서는폴디드 비트선 방식(Folded Bit Line Method)이 이용되고 있는 것이 현상황이다.
도 1a는 개방형 비트선 방식이라 불리우는 DRAM의 구성법으로, 임의의 워드선(WL)과 비트선(BL)이 교차하는 모든 교점에 메모리셀(MC)이 배치되어 메모리셀의 밀도가 가장 커지는 바, 작은 면적의 칩을 얻기 위해 적합한 구성법이다. 이 방식에 있어서는 그 설계최소치수를 F로 한 경우, 셀면적은 이상적으로는 4F2으로 할 수 있다.
그러나, 센스 앰프 블록의 레이아웃설계에 있어서는, 도 1a로부터 명백히 알 수 있는 바와 같이 1BL의 피치에 센스 앰프 블록(SA)을 1세트 설치할 필요가 있으므로, 센스 앰프 블록(SA)의 설계룰이 대단히 엄격해진다. 비트선쌍이 다른 셀 어레이에 있기 때문에, 1개의 셀 어레이에서 발생한 노이즈는 비트선쌍의 한쪽에 밖에 타지 않아 이것을 캔슬하는 것이 어려운 바, 따라서 노이즈에 대해 약하다. 더욱이, 비트선과 워드선의 교점내 모두에 메모리셀이 연결되어 1워드선당의 비트선 용량이 크기 때문에, 워드선의 수를 그다지 많게 할 수는 없고, 결과적으로 칩내의 센스 앰프의 수가 많아져 버려 그만큼 칩 사이즈를 작게 할 수 없다.
도 1b는 릴렉스 개방형 비트선 방식(Relax Open Bit Line Method)이라 불리우는 DRAM의 구성법을 나타낸 것이다. 이 방식에서는, 메모리셀(MC)은 모든 워드선(WL)과 비트선(BL)의 교점에 배치되어 있고, 센스 앰프 블록(SA)은 2BL내에 1세트 배치된다. 개방형 비트선 방식보다는 센스 앰프 블록(SA)의 레이아웃설계가 용이하지만, 충분하다고는 말할 수 없다. 더욱이, 릴렉스 개방형 비트선 방식은 개방형 비트선 방식과 마찬가지로 노이즈에 대해 약하고, 게다가 1워드선당의 비트선용량이 크다.
도 1c는 폴디드 비트선 방식이라 불리우는 DRAM의 구성법을 나타낸 것이다. 이 방식에 있어서는, 센스 앰프 블록의 레이아웃설계에 있어서, 4BL피치에 1개의 센스 앰프 블록(SA)을 배치하면 좋은 바, 개방형 비트선 방식에 비해 비교적 용이하게 설계할 수 있다. 폴디드 비트선 방식은 1개의 셀 어레이내에서 비트선쌍을 구성하므로, 어레이내에서 발생한 노이즈는 비트선쌍의 양쪽에 타기 때문에 노이즈에 강하다.
그러나, 폴디드 비트선 방식에서는, 메모리셀의 면적은 최소치수를 F로 하면 8F2으로 되어 전술한 개방형 비트선 방식에 비해 메모리셀의 면적이 2배로 되므로, 칩면적의 증대를 초래한다.
상기한 바와 같이, 개방형 비트선 방식 → 릴렉스 개방형 비트선 방식 → 폴디드 비트선 방식의 순서로 센스 앰프 블록의 설계룰은 완만해지지만, 메모리셀의 면적이 커지기 때문에 칩면적의 증대를 초래한다. 결국, 센스 방식을 바꾸어 센스 앰프 블록의 설계룰을 완만하게 하면, 칩면적의 증대를 초래하게 된다.
게다가, 종래의 DRAM에 있어서는, 폴디드 비트선 방식은 노이즈에 강하지만, 메모리셀 사이즈가 작아지지 않고, 개방형 비트선 방식은 메모리셀의 사이즈가 작아지지만, 노이즈에 약하다.
본 발명의 목적은, 폴디드 비트선 방식이면서 메모리셀의 사이즈를 작게 할 수 있고, 메모리셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 센스 방식에 관계없이 센스 앰프 블록의 설계룰의 완화를 도모할 수 있고, 메모리셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 제공하는 것에 있다.
도 1a∼도 1c는 종래의 다이나믹형 반도체 기억장치의 셀 어레이부의 구성을 나타낸 도면,
도 2는 제1실시예에 따른 다이나믹형 반도체 기억장치의 구성을 나타낸 도면,
도 3은 도 2의 2A(8A)-2A´(8A´) 부분의 단면도,
도 4는 사용하는 메모리셀의 예를 나타낸 도면,
도 5는 제1실시예에 따른 제1, 제2비트선의 접속전환부 및 트위스트부의 레이아웃예를 나타낸 도면,
도 6은 도 5의 6E-6E´부분의 단면을 나타낸 도면,
도 7은 제1, 제2비트선의 접속전환부 및 트위스트부의 다른 레이아웃예를 나타낸 도면,
도 8a∼도 8d는 제1실시예에서의 비트선간의 커플링용량을 나타낸 도면,
도 9는 비트선간의 커플링용량을 나타낸 도면,
도 10은 제1실시예의 변형례를 나타낸 도면,
도 11은 제1실시예의 다른 변형례를 나타낸 도면,
도 12는 제2실시예에 따른 다이나믹형 반도체 기억장치의 구성을 나타낸 도면,
도 13은 도 12의 13F-13F´부분의 단면을 나타낸 도면,
도 14는 제3실시예에 따른 다이나믹형 반도체 기억장치의 구성을 나타낸 도면,
도 15는 제4실시예에 따른 다이나믹형 반도체 기억장치의 셀 어레이부의 구성을 나타낸 도면,
도 16은 제5실시예에 따른 다이나믹형 반도체 기억장치의 셀 어레이부의 구성을 나타낸 도면,
도 17은 제6실시예에 따른 다이나믹형 반도체 기억장치의 셀 어레이부의 구성을 나타낸 도면,
도 18은 제7실시예에 따른 다이나믹형 반도체 기억장치의 셀 어레이부의 구성을 나타낸 도면,
도 19는 제7실시예에 이용한 센스 앰프부의 단면을 나타낸 도면,
도 20은 제7실시예에 이용한 센스 앰프부의 구성례를 나타낸 도면,
도 21a∼도 21d는 제7실시예에서의 비트선층 등의 레이아웃예를 나타낸 도면,
도 22는 도 21a∼도 21d의 센스 앰프부에서의 비트선을 접속전환하고 있는 영역의 레이아웃을 나타낸 도면,
도 23은 도 21a∼도 21d의 센스 앰프부에서의 비트선을 접속전환하고 있는 영역의 레이아웃을 나타낸 도면,
도 24는 제7실시예에 이용한 센스 앰프부의 다른 구성례를 나타낸 도면,
도 25a∼도 25d는 제7실시예에서의 비트선층 등의 레이아웃예를 나타낸 도면,
도 26은 도 25a∼도 25d의 센스 앰프부에서의 비트선을 접속전환하고 있는 영역의 레이아웃을 나타낸 도면,
도 27은 도 25a∼도 25d의 센스 앰프부에서의 비트선을 접속전환하고 있는 영역의 레이아웃을 나타낸 도면이다.
본 발명의 제1국면에 따른 다이나믹형 반도체 기억장치는, 복수의 제1비트선과,
상기 제1비트선의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 폴디드 비트선 구성을 이루는 복수의 제2비트선,
상기 제1비트선 및 상기 제2비트선에 교차하는 방향으로 배치된 워드선 및,
상기 제1비트선에 접속된 복수의 메모리셀이 매트릭스형상으로 배치된 적어도 1개의 메모리셀 어레이를 구비하고,
상기 메모리셀 어레이는, 상기 워드선과 평행으로 소정수(所定數)의 워드선을 포함하고, 복수의 메모리셀이 배치된 복수의 제1영역과, 이 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함하며,
상기 제2영역은 소정수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 영역을 포함하는 것을 특징으로 한다.
또, 상기 제2영역은, 반수(半數)의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하고, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제3영역과,
상기 제1영역을 사이에 두고 상기 제3영역에 인접하고, 상기 제3영역에 있어서 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속된 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하며, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제4영역을 포함하는 것을 특징으로 한다.
본 발명의 제1국면에 따른 다른 다이나믹형 반도체 기억장치는, 복수의 제1비트선과,
상기 제1비트선의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 폴디드 비트선 구성을 이루는 복수의 제2비트선,
상기 제1비트선 및 상기 제2비트선에 교차하는 방향으로 배치된 워드선 및,
상기 제1비트선에 접속된 복수의 메모리셀이 매트릭스형상으로 배치된 적어도 1개의 메모리셀 어레이를 구비하고,
상기 메모리셀 어레이는, 상기 워드선과 평행으로 소정수(所定數)의 워드선을 포함하고, 복수의 메모리셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함하며,
상기 제2영역은, 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 제3영역과, 나머지 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 상기 제1영역을 사이에 두고 상기 제3영역에 인접하는 제4영역을 포함하는 것을 특징으로 한다.
본 발명의 제1국면의 바람직한 실시태양으로서는, 다음의 것을 들 수 있다.
(1) 상기 메모리셀과 상기 제1비트선의 사이에 배치되고, 상기 제1비트선 각각에 접속된 복수의 트랜스퍼 게이트와,
상기 복수의 메모리셀에 접속되고, 상기 트랜스퍼 게이트를 매개하여 상기 제1비트선에 접속된 복수의 제3비트선을 더 구비한 것.
(2) 상기 제1비트선과 상기 제2비트선의 사이에 배치되고, 상기 제3영역 및 제4영역에 있어서 일단이 제1콘택트를 매개하여 상기 제1비트선에, 타단이 제2콘택트를 매개하여 상기 제2비트선에 접속된 배선을 더 구비한 것.
(3) 상기 제1 및 제2콘택트의 한쪽과 상기 배선의 거리(P1)가 제1비트선, 제2비트선의 폭과 간격을 각각 L1과 S1및 L2와 S2로 하면, 근사적으로 P1= S1, S2이고, 또한 S1≤P1<2S1, S2≤P1<2S2인 것.
본 발명의 제1국면에 의하면, 제1비트선과 워드선의 교점 모두에 메모리셀이 존재하기 때문에, 종래의 폴디드 비트선 방식의 배(倍)의 메모리셀을 배치할 수 있고, 개방형 비트선 방식과 동등한 메모리셀의 고밀도화가 가능하다. 게다가, 제1비트선의 배선폭과 간격이 조밀하게 배선되어 있는 위에 제2비트선이 배치되고, 또 쌍으로 되는 비트선을 구성하는 제1 및 제2비트선이 어레이의 내부에서 전환되기 때문에, 제1비트선과 제2비트선으로 폴디드 비트선을 형성하여 노이즈의 저감을 도모할 수 있다.
제1비트선과 제2비트선의 소정의 전환의 경계부에서 비트선쌍의 반(1/2)이입체교차하고, 다음의 경계부에서 나머지 반이 입체교차하는 구성에 의해, 경계부에서의 설계룰을 완화할 수 있다. 게다가, 제1비트선과 제2비트선의 배선폭과 간격을 조밀하게 배치할 수 있기 때문에 고밀도화가 가능하고, 더욱이 제1비트선과 제2비트선을 입체교차시킴으로써 종래의 트위스트 이상으로 비트선간 노이즈를 저감할 수 있다.
상기한 바와 같이, 본 발명의 제1국면에 의하면, 폴디드 비트선 방식이면서 메모리셀의 사이즈를 작게 할 수 있고, 메모리셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 실현할 수 있다.
본 발명의 제2국면에 따른 다이나믹형 반도체 기억장치의 골자는, 센스 앰프 블록내에서 트랜지스터의 확산층이나 게이트전극의 배선에 이용되는 배선층을 늘림으로써, 종래 1개의 셀 어레이내에서 워드선 방향으로 일렬로 밖에 배치할 수 없었던 센스 앰프 블록을 복수열로 배치하여, 1개의 센스 앰프 블록을 레이아웃설계할 때의 워드선 방향의 피치를 완화하는 것에 있다.
구체적으로는, 본 발명의 제2국면에 따른 반도체 기억장치는, 복수의 메모리셀이 매트릭스형상으로 배치된 적어도 1개의 메모리셀 어레이와,
상기 메모리셀에 접속되고, 상기 메모리셀의 정보를 독출·기입하는 복수의 비트선,
상기 비트선과 교차해서 배치되고, 상기 비트선으로 정보를 독출하는 메모리셀의 선택을 행하는 복수의 워드선,
상기 비트선에 접속되고, 상기 비트선으로 독출된 메모리셀의 정보를 검지·증폭하는 센스 앰프를 갖추며, 상기 비트선 방향으로 인접배치되어 이루어진 적어도 2개의 센스 앰프 블록 및,
상기 비트선과 그 비트선에 접속해야 할 상기 센스 앰프 블록을 상기 비트선과 상기 센스 앰프 블록의 사이에 배치된 센스 앰프 블록을 통과시켜서 접속하는 배선을 구비한 것을 특징으로 한다.
본 발명의 제2국면의 바람직한 실시태양으로서는, 다음의 것을 들 수 있다.
(1) 상기 배선을 형성하는 층은 상기 비트선을 형성하는 층과 다른 층에 형성되는 것.
(2) 상기 센스 앰프 블록은, 제1 및 제2노드를 갖추고, 개방형 비트선 구성으로 되도록 상기 비트선에 접속되며, 비트선 방향으로 2개 인접배치되고, 상기 제1노드는 비트선쌍의 한쪽에 직접 접속되며, 상기 제2노드는 비트선과는 상기 배선을 매개하여 비트선쌍의 다른쪽에 접속되는 것.
(3) 상기 센스 앰프 블록은, 제1 및 제2노드를 갖추고, 릴렉스 개방형 비트선 구성으로 되도록 상기 비트선에 접속되며, 비트선 방향으로 2개 인접배치되고, 상기 제1노드는 비트선쌍의 한쪽에 직접 접속되며, 상기 제2노드는 비트선과는 상기 배선을 매개하여 비트선쌍의 다른쪽에 접속되는 것.
(4) 상기 센스 앰프 블록은, 폴디드 비트선 구성으로 되도록 상기 비트선에 접속되고, 비트선 방향으로 2개 인접배치되며, 접속해야 할 비트선에 가까운 쪽의 센스 앰프 블록은 비트선에 직접 접속되고, 접속해야 할 비트선에서 먼 쪽의 센스 앰프 블록은 상기 배선을 매개하여 비트선과 접속되는 것.
본 발명의 제2국면의 다이나믹형 반도체 기억장치에 의하면, 비트선과는 다른 층의 배선(층)을 이용하고, 이 배선(층)을 한쪽의 센스 앰프 블록을 통과시켜서 다른쪽의 센스 앰프 블록에 접속함으로써, 비트선 방향으로 복수개(예컨대, 2개)의 센스 앰프 블록을 연속하여 배치해도, 이들 센스 앰프 블록에 의해 대응하는 비트선의 센스동작을 행할 수 있다. 이 경우, 종래의 2배(倍)의 수의 비트선의 배치영역에 센스 앰프 블록을 설치할 수 있기 때문에, 센스 앰프 블록을 레이아웃설계할 때의 워드선 방향의 피치를 완화하는 것이 가능하게 된다.
본 발명의 제2국면에 따른 다른 다이나믹형 반도체 기억장치는, 상기 센스 앰프 블록은 폴디드 비트선 구성으로 되도록 상기 비트선에 접속되고, 비트선 방향으로 2개 인접배치되며,
상기 비트선은, 제1비트선과, 이 제1비트선상에 배치된 제2비트선을 포함하고, 상기 제1비트선 및 상기 제2비트선의 한쪽이 상기 센스 앰프의 통과배선으로, 다른쪽이 상기 센스 앰프의 배선으로 이용되는 것을 특징으로 한다.
상기한 다이나믹형 반도체 기억장치의 바람직한 실시태양으로서는, 다음의 것을 들 수 있다.
(1) 상기 메모리셀 어레이는, 상기 워드선과 평행으로 소정수의 워드선을 포함하고, 복수의 메모리셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함하며,
상기 제2영역은 소정수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 영역을 포함하는 것.
(2) 상기 제2영역은, 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하고, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제3영역과,
상기 제2영역을 사이에 두고 상기 제3영역에 인접하고, 상기 제3영역에 있어서 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속된 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하며, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제4영역을 포함하는 것을 특징으로 하는 것.
(3) 상기 메모리셀 어레이는, 상기 워드선과 평행으로 소정수의 워드선을 포함하고, 복수의 메모리셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함하며,
상기 제2영역은, 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 제3영역과, 나머지 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 상기 제2영역을 사이에 두고 상기 제3영역에 인접하는 제4영역을 포함하는 것을 특징으로 하는 것.
(4) 인접하는 상기 센스 앰프 블록에 포함되는 상기 센스 앰프는 그 사이에 설치된 PMOS 트랜지스터를 설치하기 위한 웰영역을 공유하도록 인접배치되는 것을 특징으로 하는 것.
본 발명의 제2국면의 다른 다이나믹형 반도체 기억장치에 의하면, 비트선을 2층 배선으로 이루어진 구성으로 하고, 한쪽의 비트선을 센스 앰프 블록의 통과배선으로 함으로써, 새로운 배선을 설치하지 않아도 종래의 2배수의 비트선의 배치영역에 센스 앰프 블록을 설치할 수 있게 된다. 따라서, 센스 앰프 블록을 레이아웃설계할 때의 워드선 방향의 피치를 완화하는 것이 가능하게 된다.
상기한 바와 같이, 본 발명의 제2국면에 의하면, 센스 앰프 블록내에서 트랜지스터의 확산층이나 게이트전극의 배선에 이용되는 배선(층)을 늘림으로써, 종래 1개의 셀 어레이내에서 워드선 방향으로 일렬로 밖에 배치할 수 없었던 센스 앰프 블록을 복수열로 배치함으로써, 1개의 센스 앰프 블록을 레이아웃설계할 때의 워드선 방향의 피치를 완화할 수 있다. 따라서, 센스 방식에 따르지 않고 센스 앰프 설계룰의 완화를 도모할 수 있고, 셀 어레이 구성에 따르지 않고 센스 앰프에 기인하는 칩면적의 증대를 최소한으로 억제할 수 있는 다이나믹형 반도체 기억장치를 실현하는 것이 가능하게 된다.
더욱이, 상기 본 발명의 제1국면 및 제2국면에 따른 다이나믹형 반도체 기억장치는, 적절하게 조합하여 적용가능하고, 양자의 효과를 얻을 수 있다.
(실시예)
이하, 도면을 참조하면서 실시예를 설명한다.
도 2는 본 발명의 제1실시예에 따른 다이나믹형 반도체 기억장치(이하, 'DRAM'이라 칭함)의 구성을 나타낸 도면이다.
메모리셀(10)에 대해 종방향으로 워드선(WL0, WL1, …)이 배치되고, 횡방향으로 실선의 제1비트선(11)이 배치되어 있다. 제1비트선(11)의 윗쪽에 점선의 제2비트선(12)이 배치되어 있다. 제1비트선(11)과 제2비트선(12)이 비트선쌍을 이루고, 좌우의 센스 앰프(13)에 접속되어, 폴디드 비트선 방식의 DRAM을 형성하고 있다.
도 2에 있어서, 흑점은 제1비트선(11) 및 제2비트선(12)의 접속전환점을 나타낸다. 도 2에서는 셀 어레이를 크게 4분할하고, 예컨대 BL0는 좌측 반에서는 제1비트선(11)에 연결하고, 우측 반에서는 위의 제2비트선(12)에 연결한다. 역으로, /BL0('/'는 역위상임을 나타냄)는 좌측 반에서는 통과비트선으로서 위의 제2비트선(12)에 연결하고, 우측 반에서는 메모리셀에 접속되는 제1비트선(11)에 연결한다. 그리고, BL0, /BL0는 폴디드 비트선쌍을 이루고, 센스 앰프(13)에 연결된다.
상기한 바와 같이, 제1비트선(11) 및 제2비트선(12)을 이용함으로써, 예컨대 워드선(WL0)이 선택된 때, 메모리셀 데이터는 BL0, /BL0중 BL0에만 독출되므로, 폴디드 비트선 방식으로 된다. 따라서, 개방형 비트선 방식보다 어레이 노이즈가 대폭적으로 감소된다. 이에 따라, 워드선 1개당의 비트선 용량도 줄어들고, 센스 앰프(13)에 접속되는 비트선쌍당의 워드선도 증가하여 칩 사이즈를 작게 할 수 있다.
제1실시예에서는, 1층의 비트선으로 구성하는 폴디드 비트선 방식과 달리(예컨대, 도 2에서 제2비트선(12)을 제외하고 보면), 워드선과 제1비트선(11)의 교점 모두에 메모리셀이 배치되어 있기 때문에, 메모리셀 사이즈를 폴디드 비트선 방식의 반, 즉 개방형 비트선 방식과 동등하게 할 수 있다.
제1비트선(11)의 폭과 간격은 제조기술에서 결정되는 가장 조밀한 값으로 할 수 있다. 4분할한 어레이의 경계에서는 비트선쌍의 반은 제1비트선(11) 및 제2비트선(12)의 전환이 행하여지고, 나머지 반은 제1비트선(11) 및 제2비트선(12)의 입체교차로 된다. 이 조합에 의해, 후술하는 바와 같이 메모리셀 어레이내에 있어서 제1비트선 및 제2비트선의 각각의 가장 조밀한 폭과 간격을 실현할 수 있고, 더욱이 종래의 비트선의 사이즈 이상으로 폴디드 비트선 방식의 비트선간의 커플링 노이즈를 저감할 수 있다.
도 3에 도 2의 2A(8A)-2A´(8A´) 부분의 단면도의 예를 나타냈다. 메모리셀(10)은 제1비트선(11)에 비트선 다이콘(14; Bit Line Direct Con tact)에 의해 콘택트가 취해지고, 제1비트선(11)의 사이의 위에 제2비트선(12)이 형성된다.
도 4는 제1실시예에 적용할 수 있는 메모리셀의 예를 나타낸 것이다. 기판 표면에 트랜스퍼 게이트로서의 MOS트랜지스터를 형성하고, 기판에 설치한 트렌치(16)에 캐패시터(17)를 설치하고 있다. 그리고, MOS트랜지스터의 게이트 (15)는 워드선(WL)이고, 소스에 캐패시터(17)를 접속하며, 드레인에 제1비트선(11)을 접속하고 있다.
도 5는 도 2의 일점쇄선으로 둘러 싸여 있는 부분, 즉 제1비트선(11)과 제2비트선(12)의 접속전환부 및 트위스트부의 레이아웃도를 나타낸 것이다. 도 6은 도 5의 6E-6E´의 단면도를 나타낸 것이다. 이 레이아웃에서는, 제1, 제2배선(제1비트선(11) 및 제2비트선(12)) 외에 새로운 제4배선(24)을 이용하고 있다.
좌측으로부터 들어오는 제2비트선(12)중 /BL0는 제4배선(24)으로 한번 전환되고, 제2비트선(12)으로 되돌려진다. 그리고, 제1비트선(11)으로서의 BL0와 중앙에서 입체교차하고 있다. 좌측으로부터 들어오는 제1비트선(11)중 BL1은 제1비트선(11)으로부터 제2비트선(12)으로 접속전환되고, 제2비트선(12)중 /BL1는 제4배선(24)을 이용하여 제2비트선(12)으로부터 제1비트선(11)으로 전환된다.
상기한 바와 같이, BL0, /BL0는 입체교차, BL1, /BL1는 전환으로, 반을 입체교차로 하여 접속전환의 수를 줄이고, 더욱이 제4배선(24)을 이용함으로써, 접속전환부에서의 콘택트와 이 콘택트 기둥과 다른 배선간의 거리를 거의 각 배선의 간격의 기본 룰(F)까지 넓힐 수 있다. 즉, 도 5에서는 P1=F로 된다.
종래법의 콘택트에서는, P1=F로 하면 콘택트 사이즈를 F, 라인(L)을 F로 하면, 스페이스(S)는 S=F+F+F=3F로 되어 버린다. 즉, L≤S<2L로 하는 것은 곤란하고, P1을 S로 하는 것(즉, S≤P1)도 곤란하다. 상기한 바와 같이, 이 경계부에서의 패턴 배치에 의해 본 실시예에서는 제1비트선, 제2비트선의 선폭과 간격을 최소 룰까지 축소할 수 있고, 작은 메모리셀 어레이로 할 수 있다.
도 7은 다른 경계의 레이아웃의 예로, 제1비트선(11)으로부터 제2비트선(12)으로의 콘택트를 직접 취하지 않는 경우의 예를 나타낸 것이다. 이 경우, 도 7과 같이 제5배선(25)을 이용하여 제1비트선(11)으로부터 제5배선(25)으로 전환하고, 다음에 제2비트선(12)으로 되돌리고 있다.
도 8a∼도 8d는 도 2의 실시예에서 나타낸 바와 같은 제1, 제2비트선의 입체교차를 한 경우의 비트선간의 커플링을 나타낸 것이다. 도 8a, 도 8b, 도 8c, 도 8d는 각각 도 2의 2A(8A)-2A´(8A´), 8B-8B´, 8C-8C´, 8D-8D´의 단면에 대응하고 있다.
하측의 제1비트선간의 용량(전체를 4분할한 1/4의 부분)을 C3, 상측의 제2비트선간의 용량을 C1, 상하의 비트선간의 용량을 C2로 하면, 도 2의 4종류의 부분의 용량은 도 8a∼도 8d와 같이 된다. 여기에서는, 비트선쌍(BL1, /BL1)에 주목하고 있다.
비트선을 입체교차시킴으로써, 각 비트선간의 용량의 총계는 도 9와 같이 된다. 비트선쌍(BL1, /BL1) 각각에 대해, 다른 비트선(BL2, /BL2, BL0, /BL0)으로부터의 커플링은 모두 C1+C2+C3로 되고, BL1, /BL1는 동일한 커플링에 의한 노이즈를 받기 때문에, BL1, /BL1의 전위차를 센스 앰프에서 독출할 때, 이들의 커플링 노이즈는 모두 캔슬된다.
따라서, 남는 노이즈는 BL1, /BL1선간의 커플링(4C2)만으로 되어 대폭적으로 노이즈를 저감할 수 있다. 종래의 비트선의 트위스트는 비트선쌍(BL1, /BL1)간의 용량(C1)과 다른 비트선쌍간의 용량(C2)이 같아(C1=C2), 트위스트해도 C2에 의한 커플링 노이즈를 저감할 수 있는 것만으로 노이즈가 반감되지 않았지만, 본 발명에서는 메모리셀로의 콘택트 기둥간의 용량도 포함하는 큰 C3의 용량이나 C1의 용량을 모두 캔슬할 수 있고, 용량이 작은 C1(이는 제1과 제2비트선간의 층간격을 크게 하면 더욱 줄어듦)만 남으므로, 대폭적으로 노이즈를 저감할 수 있다.
도 10 및 도 11은 각각 제1실시예의 제1 및 제2변형례를 나타낸 것이다. 도 10 및 도 11에 있어서, 도 2와 동일한 부분에는 동일한 부호를 붙이고, 상세한 설명은 생략한다. 제1 및 제2변형례는 모두 도 2의 센스 앰프(13)의 접속을 변경한 구성을 나타낸다. 센스 앰프(13)의 접속을 이와 같이 변경해도, 제1비트선(11)과 제2비트선(12)이 쌍으로 되어 폴디드 비트선 방식을 이루는 것에는 하등 변함이 없다.
이 조합에 의해, 비트선쌍 안의 노이즈는 캔슬되고, 비트선쌍 밖의 노이즈는 남지만, 전체적으로는 노이즈가 줄어든다.
상기한 바와 같이 제1실시예에 의하면, 비트선과 워드선의 교점에 메모리셀이 존재하는 종래의 폴디드 비트선 방식의 2배의 메모리셀을 배치할 수 있고, 개방형 비트선 방식과 동등한 메모리셀의 고밀도화가 가능하다. 제1비트선(11)의 배선폭과 간격이 조밀하게 배선되어 있는 위에 제2비트선(12)이 배치되고, 어레이의 도중에서 제1비트선(11)과 제2비트선(12)이 전환되고 있기 때문에, 제1비트선(11)과 제2비트선(12)으로 폴디드 비트선을 형성할 수 있고, 노이즈를 대폭적으로 저감할 수 있다. 제1비트선(11)과 제2비트선(12)의 전환영역에서 비트선쌍의 반이 제1비트선으로부터 제2비트선으로, 제2비트선로부터 제1비트선으로 전환되고, 나머지 반이 입체교차함으로써, 이 영역에서의 설계룰을 완화할 수 있고, 제1비트선(11) 및 제2비트선(12)의 배선폭과 간격을 조밀하게 배치할 수 있기 때문에, 고밀도화가 가능하게 된다. 제1 및 제2비트선이 입체교차함으로써, 종래의 트위스트 이상으로 비트선간 노이즈를 저감할 수 있다.
도 12는 본 발명의 제2실시예에 따른 DRAM의 구성을 나타낸 도면이다. 도 2와 동일한 부분에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
제2실시예가 앞에 설명한 제1실시예와 다른 점은, 메모리셀(10)에 직접 접속되는 제3비트선(23)을 새롭게 설치한 점에 있다. 제1실시예에서는 제1비트선(11)에 직접 메모리셀(10)이 접속되어 있었지만, 제2실시예에서는 4분할된 메모리셀 어레이의 제1비트선(11)에 블록선택용 트랜지스터(27)를 매개하여 복수개의 제3비트선(23)을 접속하고, 더욱이 이들 제3비트선(23)에 메모리셀(10)을 직접 접속하고 있다.
도 13은 도 12의 13F-13F´의 단면의 예를 나타낸 것이다. 도 13은 제3비트선(23)상에 제1비트선(11)이 있고, 그 위에 제2비트선(12)이 있는 3층의 비트선 구조를 나타낸다.
상기한 바와 같은 구성에 있어서, 예컨대 워드선(WL0)이 선택된 경우, 블록선택선(SWL0)도 선택되고, 메모리셀 데이터는 비트선쌍(BL0, /BL0)중의 BL0로 독출되어, 폴디드 비트선 방식으로 된다. 이 때, 선택된 부분 이외의 메모리셀의 용량은, 블록선택선이 오프되어 있기 때문에(즉, 제1비트선(11) 및 제2비트선(12)에 대해 보이지 않기 때문에), 전체의 비트선 용량이 작아진다.
따라서, 제2실시예는 제1실시예보다도 1개의 셀 어레이내에서의 워드선의 수를 더욱 더 증가시킬 수 있고, 결과로서 센스 앰프의 수가 줄어들기 때문에 칩 사이즈를 축소할 수 있다. 비트선의 교차 등, 다른 효과는 제1실시예와 동일하다. 이들은, 종래의 개방형 셀에 대해 폴디드 비트선 구성으로 할 수 있으므로, 칩면적을 작게 하면서 노이즈를 저감할 수 있다.
도 14는 본 발명의 제3실시예에 따른 DRAM의 구성을 설명하기 위한 도면으로, 제2실시예의 블록선택선(SWL)의 변형례를 나타낸 것이다. 도 12에서는 블록선택용 트랜지스터(27)의 드레인측의 양쪽에 제3비트선(23)이 배선되어 있지만, 도 14에서는 비트선(23)을 드레인측의 한쪽에 밖에 배선하고 있지 않다.
상기한 바와 같은 구성이라도 제2실시예와 마찬가지의 효과를 얻을 수 있다. 제3실시예에서는 블록선택 트랜지스터(27)의 수가 증가하지만, 종형 트랜지스터를 이용하지 않는 형태에 있어서 이용할 수 있다. 또, 인접하는 비트선쌍에 블록선택 트랜지스터가 없기 때문에, 그 룰을 완화할 수 있는 이점이 있다.
도 15는 본 발명의 제4실시예에 따른 DRAM의 셀 어레이부의 구성을 나타낸 도면이다. 복수의 메모리셀(MC; MC1, MC2, …)이 매트릭스형상으로 배치되고, 이들과 정보전하의 수수(授受: 주고 받음)를 행하는 복수개의 비트선(BL; BL1, BL2, …)이 평행하게 배치되어 있다. 비트선(BL)과 직교하는 방향으로 메모리셀의 선택을 행하는 복수개의 워드선(WL; WL1, WL2, …)이 평행하게 배치되어 있다.
메모리셀(MC)은 잘 알려져 있는 바와 같은 1트랜지스터/1캐패시터 구성이고, 셀 어레이에 대응한 비트선 구성은 개방형으로 되어 있다. 즉, 비트선(BL)과 워드선(WL)의 교차부 모두에 메모리셀(MC)이 배치되어 있다.
워드선(WL; WL1, WL2, …)이 선택될 때, 마찬가지로 선택되는 더미 워드선(DWL; DWL1, DWL2, …) 및 더미 셀(DC; DC1, DC2, …)은 센스 앰프 블록(SA)을 중심으로 하여 반대쪽의 셀 어레이에 배치되고, 각각의 더미 셀(DC)은 더미 비트선(DBL; DBL1, DBL2, …)과 전하의 수수를 행한다.
센스 앰프 블록(SA)의 배치는, BL1, DBL1에 대응하는 SA1과, BL2, DBL2에 대응하는 SA2가 비트선 방향으로 인접하게 배치되어 있다. 그리고, BL2는 SA1내에서 이용되지 않는 다른 배선층(TL)에 접속되고, SA1을 통과하여 SA2에 접속되어 있다. 마찬가지로, DBL1은 SA2내에서 이용되지 않는 다른 배선층(TL)에 접속되고, SA2를통과하여 SA1에 접속되어 있다.
통과배선(TL)으로서는 BL, DBL과는 다른 층에 형성되어 있으면 좋은 바, 예컨대 센스 앰프 블록내에서 트랜지스터의 확산층 혹은 게이트전극의 배선에 이용되는 배선층을 이용해도 좋고, 종래의 비트선보다도 위에 새로운 배선층을 형성하고 이를 TL로서 이용해도 좋다.
제4실시예에서는, 비트선(BL)과는 다른 층의 통과배선(TL)을 이용함으로써, 센스 앰프 블록(SA)을 비트선 방향으로 인접배치할 수 있고, 이 상태에서 통상의 개방형 비트선 방식과 마찬가지로 센스 동작을 행할 수 있다. 그리고 이 경우, 워드선 방향에 관해서는 2BL의 피치에 센스 앰프 블록(SA)을 1세트 배치하면 좋으므로, 종래의 개방형 비트선 방식에 비해 센스 앰프 블록(SA)의 워드선 방향의 피치를 2배로 할 수 있고, 센스 앰프 설계의 자유도를 대폭적으로 높일 수 있다.
도 16은 본 발명의 제5실시예에 따른 DRAM의 셀 어레이부의 구성을 나타낸 도면이다. 제5실시예는 도 1b에 나타낸 릴렉스 개방형 비트선 방식의 셀 어레이에 본 발명을 적용한 예이다.
제5실시예에서는, 제4실시예와 마찬가지로 센스 앰프 블록(SA)의 피치를 종래의 2배로 하여, 4BL 피치에서의 레이아웃설계를 가능하게 하고 있다. 따라서, 종래의 릴렉스 개방형 비트선 방식에 비해 센스 앰프 설계룰의 완화를 도모할 수 있다.
도 17은 본 발명의 제6실시예에 따른 DRAM의 셀 어레이부의 구성을 나타낸 도면이다. 제6실시예는 도 1c에 나타낸 폴디드 비트선 방식의 셀 어레이에 본 발명을 적용한 예이다.
제6실시예에서는, 셀 어레이에 대해 양쪽에 각각 비트선 방향으로 2개의 센스 앰프 블록(SA; SA1∼SA4)이 인접배치되어 있다. 좌측의 센스 앰프 배치에 대해 설명하면, 셀 어레이에 가까운 쪽의 센스 앰프 블록(SA1)은 비트선쌍(BL1, /BL1)에 직접 접속되어 있다. 셀 어레이로부터 먼 쪽의 센스 앰프 블록(SA3)은 SA1을 통과하는 배선(TL)을 매개하여 비트선쌍(BL3, /BL3)에 접속되어 있다. 우측의 센스 앰프 배치도 실질적으로 마찬가지이다. 메모리셀의 배치는 통상의 폴디드 비트선 방식과 마찬가지로, 동일 워드선에 대해 쌍을 이루는 비트선의 한쪽에만 MC가 설치되어 있다.
제6실시예에서는, 제4실시예와 마찬가지로 센스 앰프 블록(SA)의 피치를 종래의 2배로 하여, 8BL 피치에서의 레이아웃설계를 가능하게 하고 있다. 따라서, 종래의 폴디드 비트선 방식에 비해 센스 앰프 설계룰의 완화를 도모할 수 있다.
도 18은 본 발명의 제7실시예에 따른 DRAM의 셀 어레이부의 구성을 나타낸 도면이다. 제7실시예는 비트선을 2층으로 한 본 발명의 제1국면의 폴디드 비트선 방식의 셀 어레이에 본 발명을 적용한 예이다.
제4실시예로부터 제6실시예에 있어서는 센스 앰프부만 새로운 배선층을 이용하고 있었지만, 본 실시예에 있어서는 셀 어레이내에 있어서도 층이 다른 2종류의 비트선(BL)을 이용하는 것을 특징으로 한다. 도 19에 센스 앰프부의 단면(도 18의 19G-19G´)을 나타냈다. 1쌍의 BL의 위에 다른쪽의 BL이 통과하고 있다.
제7실시예에서는, 도 18에 나타낸 BL을 하층배선, 점선으로 나타낸 /BL를 상층배선으로 하고, 하층배선측에 메모리셀(MC)을 접속하고 있다. 그리고, 상층 및 하층배선의 1쌍으로 비트선쌍을 구성하여 폴디드 비트선 방식을 형성하고 있다. 상층 및 하층배선에는 일정한 간격으로 접속전환점을 설치하고, 이 부분에서 상층배선과 하층배선을 교차시키고 있다. 이는 폴디드 비트선 방식에서의 비트선간의 커플링 노이즈를 저감하기 위함이다.
제7실시예의 구성에 있어서는, 메모리셀의 면적을 4F2으로 하는 것이 가능하고, 비트선을 2층 구조로 함으로써 폴디드 비트선 방식으로 할 수 있다. 센스 앰프 블록(SA)의 배치에 관해서는 제6실시예와 마찬가지로 하여 도 19에 나타낸 바와 같이 배치된다.
제7실시예에서는, 1층의 비트선으로 구성되는 폴디드 비트선 방식과는 달리, 예컨대 도 18에서 위쪽의 비트선을 제외하고 보면 아래쪽의 비트선의 교점 모두에 메모리셀(MC)이 배치되어 있기 때문에, 메모리셀 사이즈를 폴디드 비트선 방식의 반, 즉 개방형 비트선 방식과 동등하게 할 수 있다. 따라서, 센스 앰프 설계룰의 완화와 더불어 칩면적의 축소화를 도모할 수 있다.
도 20은 제7실시예에서의 센스 앰프부(SA)의 구성례를 나타낸 것이고, 도 21a∼도 21d는 비트선층 등의 레이아웃예를 나타낸 것이다. 일반적으로, DRAM의 센스 앰프 블록은 BL과 /BL를 이퀄라이즈하여 일정의 전위로 프리차지하기 위한 이퀄라이즈회로(EQ), 센스 앰프를 접속하는 메모리셀 어레이를 선택하기 위한 트랜스퍼 게이트(PT), 비트선에 나온 메모리셀의 정보를 검지·증폭하는 센스 앰프회로 (SA), 센스 앰프에서 증폭된 신호를 셀 어레이 외부로 전송하기 위한 데이터 전송회로(DQ) 등으로 이루어진다.
1개의 센스 앰프 블록(SAG)은 일반적인 폴디드 비트선 방식의 DRAM에 이용되는 회로구성이고, 도 21a∼도 21d는 그것을 나란히 배치하고 필요에 따라 제1비트선층과 제2비트선층의 접속전환을 행한 예이다. 도 22 및 도 23에 비트선의 접속전환을 하고 있는 영역(61 및 62)의 패턴 레이아웃의 예를 나타냈다.
도 24는 제7실시예에서의 센스 앰프부의 다른 구성례를 나타낸 것이고, 도 25a∼도 25d는 비트선층 등의 레이아웃예를 나타낸 것이다. 도 20∼도 21d과 비교하면, 이퀄라이즈회로(EQ), 트랜스퍼 게이트(PT)가 셀 어레이측에 배치되고, 센스 앰프 중앙에서 센스 앰프회로의 플립플롭이 인접하여 배치되어 있다. 통상, 센스 앰프 블록(SAG)을 구성하는 회로군에 있어서, PMOS 트랜지스터가 필요하게 되는 것은 센스 앰프회로(SA)이고, 제7실시예에서는 그들을 인접배치함으로써, PMOS 트랜지스터를 배치하기 위한 n웰영역을 1개로 모아, 통상 꽤 넓은 면적이 필요하게 되는 웰분리영역을 줄일 수 있고, 칩면적의 저감을 도모할 수 있다.
도 26 및 도 27에 본 실시예에서 비트선의 접속전환을 하고 있는 영역(81 및 82)의 패턴 레이아웃의 예를 나타냈다.
도 22, 도 23 및 도 26, 도 27에 나타낸 레이아웃예에 있어서는, 제1, 제2비트선을 직접 접속하고 있지만, 반드시 직접 접속할 필요는 없고, 제조공정의 간략화를 위해 예컨대 더욱이 상층 혹은 하층의 배선층을 매개하여 접속하는 것도 가능하다.
본 발명은 상기한 각 실시예에 한정되지 않는다.
상기 제1실시예∼제3실시예에 있어서, 제1비트선과 제2비트선의 접속전환 및 입체교차의 양자를 나타냈지만, 양자를 동시에 행할 필요는 없고, 예컨대 접속전환만 혹은 입체교차만을 행하는 것으로 해도 좋다.
예컨대, 제4실시예∼제7실시예에서는 2개의 센스 앰프 블록을 비트선 방향으로 인접배치했지만, 3개 이상의 센스 앰프 블록을 인접배치해도 좋다. 메모리셀 구조는 반드시 1트랜지스터/1캐패시터에 한정되지 않고, 사양에 따라 적절하게 변경할 수 있다.
그 외, 본 발명은 그 요지를 벗어나지 않는 범위에서 여러가지로 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 폴디드 비트선 방식이면서 메모리셀의 사이즈를 작게 할 수 있고, 메모리셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 제공할 수 있다.
또, 본 발명에 의하면, 센스 방식에 관계없이 센스 앰프 블록의 설계룰의 완화를 도모할 수 있고, 메모리셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 제공할 수 있다.

Claims (13)

  1. 복수의 제1비트선(11)을 갖춘 제1비트선층과,
    절연층을 매개하여 상기 제1비트선층의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 폴디드 비트선 구성을 이루는 복수의 제2비트선(12)을 갖춘 제2비트선층,
    상기 제1비트선 및 상기 제2비트선에 교차하는 방향으로 배치된 워드선(15) 및,
    상기 제1비트선 및 상기 제2비트선에 접속된 복수의 메모리셀(10)이 매트릭스형상으로 배치된 적어도 1개의 메모리셀 어레이를 구비하고,
    상기 메모리셀 어레이는, 상기 복수의 메모리셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함하며,
    상기 제2영역은, 소정수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선의 접속이 전환되는 영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리셀과 상기 제1비트선의 사이에 배치되고, 상기 각 제1비트선에 접속된 복수의 트랜스퍼 게이트(27)와,
    상기 복수의 메모리셀에 접속되고, 상기 트랜스퍼 게이트를 매개하여 상기 제1비트선에 접속된 복수의 제3비트선(23)을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  3. 제1항에 있어서, 상기 제2영역은,
    반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하고, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제3영역과,
    상기 제1영역을 사이에 두고 상기 제3영역에 인접하고, 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속된 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하며, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제4영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1비트선과 상기 제2비트선에 접속되고, 상기 제2영역에 있어서 일단이 제1콘택트를 매개하여 상기 제1비트선에, 타단이 제2콘택트를 매개하여 상기 제2비트선에 접속된 배선을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  5. 제4항에 있어서, 상기 제1 및 제2콘택트의 한쪽과 상기 배선의 거리(P1)가, 제1비트선, 제2비트선의 폭과 간격을 각각 L1과 S1및 L2와 S2로 하면, 근사적으로P1=S1, S2이고, 또한 S1≤P1<2S1, S2≤P1<2S2인 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  6. 제3항에 있어서, 상기 제1비트선과 상기 제2비트선에 접속되고, 상기 제3영역 및 상기 제4영역에 있어서 일단이 제1콘택트를 매개하여 상기 제1비트선에, 타단이 제2콘택트를 매개하여 상기 제2비트선에 접속된 배선을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  7. 제6항에 있어서, 상기 제1 및 제2콘택트의 한쪽과 상기 배선의 거리(P1)가, 제1비트선, 제2비트선의 폭과 간격을 각각 L1과 S1및 L2와 S2로 하면, 근사적으로 P1=S1, S2이고, 또한 S1≤P1<2S1, S2≤P1<2S2인 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  8. 복수의 제1비트선과,
    상기 제1비트선의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 폴디드 비트선 구성을 이루는 복수의 제2비트선,
    상기 제1비트선 및 상기 제2비트선에 교차하는 방향으로 배치된 워드선 및,
    상기 제1비트선 및 상기 제2비트선에 접속된 복수의 메모리셀이 매트릭스형상으로 배치된 적어도 1개의 메모리셀 어레이를 구비하고,
    상기 메모리셀 어레이는, 상기 복수의 메모리셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리셀을 포함하지 않는 복수의 제2영역을 포함하며,
    상기 제1비트선 및 상기 제2비트선은, 제2영역에 있어서 입체교차하는 제1비트선쌍과, 거기에 접속되는 제2비트선쌍을 구성하고,
    상기 제1비트선쌍 및 상기 제2비트선쌍은, 상기 제1영역을 사이에 두고 상기 제2영역에 인접하는 제3영역에 있어서 입체교차하여 접속되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1비트선과 상기 제2비트선에 접속되고, 상기 제3영역에 있어서 일단이 제1콘택트(14)를 매개하여 상기 제1비트선에, 타단이 제2콘택트[(14)]를 매개하여 상기 제2비트선에 접속된 배선을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  10. 제9항에 있어서, 상기 제1 및 제2콘택트의 한쪽과 상기 배선의 거리(P1)가, 제1비트선, 제2비트선의 폭과 간격을 각각 L1과 S1및 L2와 S2로 하면, 근사적으로 P1=S1, S2이고, 또한 S1≤P1<2S1, S2≤P1<2S2인 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  11. 제8항에 있어서, 상기 메모리셀과 상기 제1비트선의 사이에 배치되고, 상기 각 제1비트선에 접속된 복수의 트랜스퍼 게이트(27)와,
    상기 복수의 메모리셀에 접속되고, 상기 트랜스퍼 게이트를 매개하여 상기 제1비트선에 접속된 복수의 제3비트선(23)을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1비트선과 상기 제2비트선에 접속되고, 상기 제3영역에 있어서 일단이 제1콘택트를 매개하여 상기 제1비트선에, 타단이 제2콘택트를 매개하여 상기 제2비트선에 접속된 배선을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  13. 제12항에 있어서, 상기 제1 및 제2콘택트의 한쪽과 상기 배선의 거리(P1)가, 제1비트선, 제2비트선의 폭과 간격을 각각 L1과 S1및 L2와 S2로 하면, 근사적으로 P1=S1, S2이고, 또한 S1≤P1<2S1, S2≤P1<2S2인 것을 특징으로 하는 다이나믹형 반도체 기억장치.
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