JPH0372674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0372674A JPH0372674A JP2108357A JP10835790A JPH0372674A JP H0372674 A JPH0372674 A JP H0372674A JP 2108357 A JP2108357 A JP 2108357A JP 10835790 A JP10835790 A JP 10835790A JP H0372674 A JPH0372674 A JP H0372674A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にダイナミック型メ
モリセルを用いた半導体記憶装置に関する。
モリセルを用いた半導体記憶装置に関する。
半導体記憶装置では多数のメモリセルは行および列のマ
）ＩＪクスに配され、各行にはワード線が各列には対の
ディジット線が配されている。各対の、ビット線にはそ
れぞれセンスアンプが接続される。選択されたワード線
に接続されたメモリセルはそれが接続されたビット線対
に微小信号差を与え、この微小信号差はこのディジット
線対に接続されたセンスアンプによって増巾される。す
なわち、高電位側のディジット線は電源電位に充電され
、低電位側のディジット線は接地電位に放電される。
）ＩＪクスに配され、各行にはワード線が各列には対の
ディジット線が配されている。各対の、ビット線にはそ
れぞれセンスアンプが接続される。選択されたワード線
に接続されたメモリセルはそれが接続されたビット線対
に微小信号差を与え、この微小信号差はこのディジット
線対に接続されたセンスアンプによって増巾される。す
なわち、高電位側のディジット線は電源電位に充電され
、低電位側のディジット線は接地電位に放電される。
近年の半導体記憶装置の高密度化に伴ない、メモリセル
は小型化されるとともに、ディジット線はより近接して
配されるようになった。このため、隣接するディジット
線間の容量結合は大きくなり、他方メモリセルの小型化
に伴ない、ディジット線への読み出し電圧は小さくなっ
てきている。従って、各ディジット線は隣り合うディジ
ット線のセンスアンプの増幅による電位変化を互いに受
は合うこととなり、信号対ノイズ比が低下し、読み出し
マージンが小さくなってきている。このような問題を解
決するために、いわゆるツイストディジット線構造が、
例えば米国特許第３．９４２゜１６４号明細書にて提案
されている。この技術によれば、隣り合う列の一方の対
のディジット線をそれらの長さの中間で互いに位置を入
れ替え、隣り合う他方の対のディジット線を長さの１／
４゜３／４の位置で互いに位置を入れ替える。このよう
なディジット線の配線によれば、隣接する列の− ディジット線間において各ディジット線はそれと充電さ
れるディジット線との結合容量と放電されるディジット
線との結合容量とがほぼ同じ値になる。このため、隣接
する対のディジット線からの増幅動作に伴なうノイズは
互いにキャンセルされる。
は小型化されるとともに、ディジット線はより近接して
配されるようになった。このため、隣接するディジット
線間の容量結合は大きくなり、他方メモリセルの小型化
に伴ない、ディジット線への読み出し電圧は小さくなっ
てきている。従って、各ディジット線は隣り合うディジ
ット線のセンスアンプの増幅による電位変化を互いに受
は合うこととなり、信号対ノイズ比が低下し、読み出し
マージンが小さくなってきている。このような問題を解
決するために、いわゆるツイストディジット線構造が、
例えば米国特許第３．９４２゜１６４号明細書にて提案
されている。この技術によれば、隣り合う列の一方の対
のディジット線をそれらの長さの中間で互いに位置を入
れ替え、隣り合う他方の対のディジット線を長さの１／
４゜３／４の位置で互いに位置を入れ替える。このよう
なディジット線の配線によれば、隣接する列の− ディジット線間において各ディジット線はそれと充電さ
れるディジット線との結合容量と放電されるディジット
線との結合容量とがほぼ同じ値になる。このため、隣接
する対のディジット線からの増幅動作に伴なうノイズは
互いにキャンセルされる。
しかしながら、各列において対のディジット線間の寄生
容量は依然大きいままであり、各対のディジット線に読
み出された微小信号をセンスアンプによって増巾する際
に、この増巾におる電位差拡大を小さくするように上記
ディジット線間の容量は働く。よって、各対のディジッ
ト線間の容量の増大はセンス動作のを低速化し、動作マ
ージンを低下するものであり、高速化の大きな障害とな
っていた。
容量は依然大きいままであり、各対のディジット線に読
み出された微小信号をセンスアンプによって増巾する際
に、この増巾におる電位差拡大を小さくするように上記
ディジット線間の容量は働く。よって、各対のディジッ
ト線間の容量の増大はセンス動作のを低速化し、動作マ
ージンを低下するものであり、高速化の大きな障害とな
っていた。
本発明の目的はディジット線間の寄生容量を減少させ、
誤動作を防止した半導体記憶装置を提供することにある
。
誤動作を防止した半導体記憶装置を提供することにある
。
本発明の他の目的は、低雑音で、高感度な読み−免６
出しが可能な半導体記憶装置を提供することにある。
本発明による半導体記憶装置は、各センスアンプに対し
て１対のディジット線が接続され、各対のディジット線
の一方のディジット線と他方のディジット線とが少なく
とも１回交差領域で交差して平面上の位置を入れ替える
半導体記憶装置において、前記交差領域の一方に位置す
る領域で、前記一方のディジット線は第１導体層として
形成され、前記他方のディジット線は前記第１導体層上
の絶縁膜上に形成された第２導体層として形成され、前
記交差領域の他方に位置する領域で、前記一方のディジ
ット線は第２導体層として形成され、前記他方のディジ
ット線は第１導体層として形成され、各ディジット線に
おける第１導体層と第２導体層とは上記交差領域で上記
絶縁膜に形成されたコンタクトを介して接続されている
ことを特徴とする。
て１対のディジット線が接続され、各対のディジット線
の一方のディジット線と他方のディジット線とが少なく
とも１回交差領域で交差して平面上の位置を入れ替える
半導体記憶装置において、前記交差領域の一方に位置す
る領域で、前記一方のディジット線は第１導体層として
形成され、前記他方のディジット線は前記第１導体層上
の絶縁膜上に形成された第２導体層として形成され、前
記交差領域の他方に位置する領域で、前記一方のディジ
ット線は第２導体層として形成され、前記他方のディジ
ット線は第１導体層として形成され、各ディジット線に
おける第１導体層と第２導体層とは上記交差領域で上記
絶縁膜に形成されたコンタクトを介して接続されている
ことを特徴とする。
本発明においては、交差領域の一方に位置する領域で１
対のディジット線の一方が第１導体層として形成されて
おり、他方のディジット線が第１導体層上の絶縁膜上に
形成された第２導体層として形成されている。また、前
記１対のディジット線の平面上の位置が前記一方の部分
と入れ替わっている部分では前記一方のディジット線が
第２導体層として形成されており、前記他方のディジッ
ト線が第１導体層として形成されている。このため、隣
接するディジット線は相互に異なる層（第１導電体又は
第２導体層）に形成されており、このディジット線間に
は、常に前記絶縁膜が介在しているので、従来に比して
ディジット線間の離間間隔が大きくなる。これにより、
隣接するディジット線間のカップリング容量が減少する
ため、ディジット線の信号電圧の変化を抑制できる。
対のディジット線の一方が第１導体層として形成されて
おり、他方のディジット線が第１導体層上の絶縁膜上に
形成された第２導体層として形成されている。また、前
記１対のディジット線の平面上の位置が前記一方の部分
と入れ替わっている部分では前記一方のディジット線が
第２導体層として形成されており、前記他方のディジッ
ト線が第１導体層として形成されている。このため、隣
接するディジット線は相互に異なる層（第１導電体又は
第２導体層）に形成されており、このディジット線間に
は、常に前記絶縁膜が介在しているので、従来に比して
ディジット線間の離間間隔が大きくなる。これにより、
隣接するディジット線間のカップリング容量が減少する
ため、ディジット線の信号電圧の変化を抑制できる。
第２図は従来の半導体記憶装置のメモリアレイに係わる
基本的構成を示す模式図である。
基本的構成を示す模式図である。
多数のメモリセルＭＣは例えば１トランジスタ１容量で
構成されるダイナミック型セルであり、行及び列にマト
リクス状に配置されている。各行にはワード線Ｗ Ｌ
１． Ｗ Ｌ ２・・・ＷＬｎが配され、各列にはディ
ジット線対ＤＩＴ、ＤＩＢ、Ｄ２Ｔ。
構成されるダイナミック型セルであり、行及び列にマト
リクス状に配置されている。各行にはワード線Ｗ Ｌ
１． Ｗ Ｌ ２・・・ＷＬｎが配され、各列にはディ
ジット線対ＤＩＴ、ＤＩＢ、Ｄ２Ｔ。
Ｄ２Ｂ、・・・が配されている。センスアンプＳＡＩ。
ＳＡ２・・・は各列のディジット線対に接続されている
。各センスアンプはそれが接続されたディジット線対の
信号を増幅し、高電位側のディジット線を電源電位に、
低電位側のディジット線を接地電位へと変化させる。
。各センスアンプはそれが接続されたディジット線対の
信号を増幅し、高電位側のディジット線を電源電位に、
低電位側のディジット線を接地電位へと変化させる。
高密度の半導体記憶装置を実現する場合、隣接するディ
ジット線間に寄生容量Ｃ１，Ｃ２が形成される。このた
め、各ディジット線を全て平行にして形成すると、隣接
するディジット線の状態の影響を受ける。例えば、ディ
ジット線ＤＩＢの電圧が変化すると、このディジット線
ＤＩＢと隣接しているディジット線Ｄ２Ｔがカップリン
グ容量Ｃ１によってディジット線ＤＩＢの影響を受けて
その電位が変化する。そして、このディジット線Ｄ２Ｔ
にメモリセルから信号電圧が印加された場合に、所定の
信号電圧と異なった電圧になる。そ一 うすると、このディジット線Ｄ２Ｔの電圧と、このディ
ジット線Ｄ２Ｔと対になるディジット線Ｄ２Ｂの電圧と
の関係が本来と異なる大小関係となり、センスアンプ２
が本来とは逆の差動増幅を誤って行うことがある。
ジット線間に寄生容量Ｃ１，Ｃ２が形成される。このた
め、各ディジット線を全て平行にして形成すると、隣接
するディジット線の状態の影響を受ける。例えば、ディ
ジット線ＤＩＢの電圧が変化すると、このディジット線
ＤＩＢと隣接しているディジット線Ｄ２Ｔがカップリン
グ容量Ｃ１によってディジット線ＤＩＢの影響を受けて
その電位が変化する。そして、このディジット線Ｄ２Ｔ
にメモリセルから信号電圧が印加された場合に、所定の
信号電圧と異なった電圧になる。そ一 うすると、このディジット線Ｄ２Ｔの電圧と、このディ
ジット線Ｄ２Ｔと対になるディジット線Ｄ２Ｂの電圧と
の関係が本来と異なる大小関係となり、センスアンプ２
が本来とは逆の差動増幅を誤って行うことがある。
例えば、ディジット線Ｄ２Ｔに低レベルが、ディジット
線ＤＩＢに高レベルが読み出され、それぞれ接地、電源
電位へ増巾される際、ディジット線Ｄ２ＴとＤＩＢとの
間には寄生容量Ｃ１を介して相反する影響が与えられ、
動作マージンが狭められる。
線ＤＩＢに高レベルが読み出され、それぞれ接地、電源
電位へ増巾される際、ディジット線Ｄ２ＴとＤＩＢとの
間には寄生容量Ｃ１を介して相反する影響が与えられ、
動作マージンが狭められる。
第３図は上記現象を解決する、いわゆるツイストディジ
ット線構造のメモリアレイを示したものである。この構
造の詳細は米国特許３．９４２゜１６４号明細書に詳述
されている。
ット線構造のメモリアレイを示したものである。この構
造の詳細は米国特許３．９４２゜１６４号明細書に詳述
されている。
第３図に示されるように、センスアンプＳＡＩ及びＳＡ
３等に接続されている１対のディジット線（ＤＩＢ、Ｄ
ＩＴ）及び（Ｄ３Ｂ、Ｄ３Ｔ）をその全長の１／２の箇
所で交差させ、また、このセンスアンプＳＡＩ及びＳＡ
３等の間のセンスア１〇− ンプＳＡ２及びＳＡ４等に接続されている１対のディジ
ット線（Ｄ２Ｔ、Ｄ２Ｅ）及び（Ｄ４Ｔ。
３等に接続されている１対のディジット線（ＤＩＢ、Ｄ
ＩＴ）及び（Ｄ３Ｂ、Ｄ３Ｔ）をその全長の１／２の箇
所で交差させ、また、このセンスアンプＳＡＩ及びＳＡ
３等の間のセンスア１〇− ンプＳＡ２及びＳＡ４等に接続されている１対のディジ
ット線（Ｄ２Ｔ、Ｄ２Ｅ）及び（Ｄ４Ｔ。
Ｄ４Ｂ）をその全長の１／４の箇所及び３／４の箇所で
交差させている。これにより、同一のセンスアンプに接
続される２本のディジット線は、隣接する他のディジッ
ト線に対して近接する長さが同一になるため、同一の寄
生容量を有する。従って、１対のディジット線に対する
他のディジット線の影響は相殺されて電圧の差は変化し
ないため、誤動作を回避できる。
交差させている。これにより、同一のセンスアンプに接
続される２本のディジット線は、隣接する他のディジッ
ト線に対して近接する長さが同一になるため、同一の寄
生容量を有する。従って、１対のディジット線に対する
他のディジット線の影響は相殺されて電圧の差は変化し
ないため、誤動作を回避できる。
例えばディジット線Ｄ２Ｔについてみると、センスアン
プＳＡＩに接続したディジット線ＤＩＢ。
プＳＡＩに接続したディジット線ＤＩＢ。
ＤＩＴとはそれぞれ寄生容量Ｃ１１Ｉ ＣＩ４によって
結合され、他方センスアンプＳＡ３に接続されたディジ
ット線Ｄ３Ｔ、Ｄ３Ｂとは寄生容量Ｃ１２゜ＣＩ３を介
して結合されている。寄生容量ＣＩｌとＣＩ４はそれぞ
れそれらの物理的配置から明らかなようにほぼ同じ値で
あり、また寄生容量Ｃ１□、Ｃ１３も同様の理由でほぼ
同じ値である。ここでディジット線ＤＩＴとＤＩＢ、デ
ィジット線Ｄ３ＴとＤ３Ｂディジット線Ｄ２Ｔへの隣接
するディジット線対からの影響は互いにキャンセルされ
る。しかしながらディジット線対間の寄生容量Ｃ２は何
ら限少されてはいない。
結合され、他方センスアンプＳＡ３に接続されたディジ
ット線Ｄ３Ｔ、Ｄ３Ｂとは寄生容量Ｃ１２゜ＣＩ３を介
して結合されている。寄生容量ＣＩｌとＣＩ４はそれぞ
れそれらの物理的配置から明らかなようにほぼ同じ値で
あり、また寄生容量Ｃ１□、Ｃ１３も同様の理由でほぼ
同じ値である。ここでディジット線ＤＩＴとＤＩＢ、デ
ィジット線Ｄ３ＴとＤ３Ｂディジット線Ｄ２Ｔへの隣接
するディジット線対からの影響は互いにキャンセルされ
る。しかしながらディジット線対間の寄生容量Ｃ２は何
ら限少されてはいない。
第４図はこの技術が実現された従来の半導体記憶装置を
示す平面図である。
示す平面図である。
メモリセル領域Ａ及びＢ等には複数個のメモリセルが形
成されており、各メモリセルは複数個のセンスアンプ（
図示せず）のうちいずれか１個のセンスアンプに接続さ
れている１対のディジット線と接続されている。
成されており、各メモリセルは複数個のセンスアンプ（
図示せず）のうちいずれか１個のセンスアンプに接続さ
れている１対のディジット線と接続されている。
各メモリセル領域Ａ、Ｂにおいては、各ディジット線は
相互に平行な状態で形成されているが、メモリセル領域
間には交差領域ＩＴが設けられており、この交差領域に
おいて、１対のディジット線の位置が入れ替っている。
相互に平行な状態で形成されているが、メモリセル領域
間には交差領域ＩＴが設けられており、この交差領域に
おいて、１対のディジット線の位置が入れ替っている。
例えば、ディジット線ＤＩＴ及びＤＩＢはメモリセル領
域Ａとメモリセル領域Ｂとではその配置が逆になってい
る。メモリセル領域Ａではディジット線ＤＩＴ、ＤＩＢ
はそれぞれ同一の層として形成されるアルミ配線１４．
１５にて平行に配置され、交差領域ＩＴにおいて配線１
４は下側のレーンに位置が替わり、配線１５は交差領域
ＩＴで配線１４とは絶縁膜（図示せず）を介して交差す
る交差配線１７を介してセル領域Ｂの上側のレーンの配
線１６にコンタクトは、１９を介して接続される。配線
１６は配線１４．１５と同一の層である。
域Ａとメモリセル領域Ｂとではその配置が逆になってい
る。メモリセル領域Ａではディジット線ＤＩＴ、ＤＩＢ
はそれぞれ同一の層として形成されるアルミ配線１４．
１５にて平行に配置され、交差領域ＩＴにおいて配線１
４は下側のレーンに位置が替わり、配線１５は交差領域
ＩＴで配線１４とは絶縁膜（図示せず）を介して交差す
る交差配線１７を介してセル領域Ｂの上側のレーンの配
線１６にコンタクトは、１９を介して接続される。配線
１６は配線１４．１５と同一の層である。
Ａ−Ａ’に沿って隣接して形成される２つのメモリセル
の構造を第５図に示す。Ｐ型半導体基板１上に、フィー
ルド絶縁膜２１で囲まれた活性領域に容量下部電極とし
てのＮ領域１１およびＮ型取り出し領域１２が形成され
る。活性領域上には、薄いゲート絶縁膜２２を介して容
量上部電極がポリシリコン層１０ａによって形成され、
このポリシリコン層１０ａの窓２０において、ポリシリ
コンのワード線ＷＬ１２．ＷＬ１３がそれぞれセルトラ
ンジスタのゲートとして作用するように絶縁膜２２上に
配線されている。他のセルに接続されるポリシリコンの
ワード線Ｗ Ｌ’＋ ＋ 、 Ｗ Ｌ ＋ ４はポリシ
リコ３− ン層１０ａ上を絶縁膜２３を介して走っている。
の構造を第５図に示す。Ｐ型半導体基板１上に、フィー
ルド絶縁膜２１で囲まれた活性領域に容量下部電極とし
てのＮ領域１１およびＮ型取り出し領域１２が形成され
る。活性領域上には、薄いゲート絶縁膜２２を介して容
量上部電極がポリシリコン層１０ａによって形成され、
このポリシリコン層１０ａの窓２０において、ポリシリ
コンのワード線ＷＬ１２．ＷＬ１３がそれぞれセルトラ
ンジスタのゲートとして作用するように絶縁膜２２上に
配線されている。他のセルに接続されるポリシリコンの
ワード線Ｗ Ｌ’＋ ＋ 、 Ｗ Ｌ ＋ ４はポリシ
リコ３− ン層１０ａ上を絶縁膜２３を介して走っている。
ディジット線としての導体１４は領域１２に接続してい
る。
る。
このように、ディジット線ＤｌＴ及びＤＩＢは共に第１
導電層１４，１５；１６，１４に形成されており、平行
に配置されている。ところで、交差領域においては第１
導電層に層間絶縁膜を介して第２導電層１７が設けられ
ている。この交差領域において、ディジット線Ｄ １．
Ｔは第１導電層１４にクランク状に屈曲した形状で形成
されている。
導電層１４，１５；１６，１４に形成されており、平行
に配置されている。ところで、交差領域においては第１
導電層に層間絶縁膜を介して第２導電層１７が設けられ
ている。この交差領域において、ディジット線Ｄ １．
Ｔは第１導電層１４にクランク状に屈曲した形状で形成
されている。
一方、ディジット線Ｄ１Ｂは、ディジット線ＤＩＴの上
方を交差している第２導電層に形成された配線１７と、
コンタクト１８及び１９を介して接続されている。この
ようにして、メモリセル領域Ａにおけるディジット線Ｄ
１ＴとＤＩＢの平面視上の位置はメモリセル領域Ｂにお
けるディジット線ＤＩＴとＤＩＢの平面視上の位置と逆
になっている。
方を交差している第２導電層に形成された配線１７と、
コンタクト１８及び１９を介して接続されている。この
ようにして、メモリセル領域Ａにおけるディジット線Ｄ
１ＴとＤＩＢの平面視上の位置はメモリセル領域Ｂにお
けるディジット線ＤＩＴとＤＩＢの平面視上の位置と逆
になっている。
しかしながら、上述した第４図の従来の半導体記憶装置
では隣接するディジット線対からの電位＝−１４− 変化の影響は打消すことができるものの、各ディジット
線対におけるディジット線間の寄生容量（Ｃ２）は減少
させることはできず、読み出しの高感度化、高速化の障
害となっている。
では隣接するディジット線対からの電位＝−１４− 変化の影響は打消すことができるものの、各ディジット
線対におけるディジット線間の寄生容量（Ｃ２）は減少
させることはできず、読み出しの高感度化、高速化の障
害となっている。
第１図を参照して本発明の基本的構成について説明する
。
。
各ディジット線は全長Ｘであり、奇数番目のディジット
線対（ＤＩＴ、ＤＩＢ、Ｄ３Ｔ、Ｄ３Ｂ・・・）はＸ／
２で位置が入れ替えられ、偶数番目のディジット線対（
Ｄ２Ｔ、Ｄ２Ｂ；Ｄ４Ｔ、Ｄ４Ｂ・・・）はＸ／４と３
／４Ｘの位置で入れ替っている。奇数番目のディジット
線対の一方のディジット線（ＤＩＢ、Ｄ３Ｂ・・・）は
Ｘ／２の長さにわたって第１の導体層として形成された
配線りによって形成され、Ｘ／２からＸまでの長さにわ
たって位置が入れ替るとともに、第１の導体層とは絶縁
膜を介して分離形成された第２の導体層として形成され
た配線Ｌ１２によって形成される。また他方のディジッ
ト線（ＤＩＴ、Ｄ３Ｔ・・・）はＸ／２の長さにわたっ
て第２の導体層の配線Ｌｌｌによって形成され、Ｘ／２
からＸの長さの部分を第１導体層の配線Ｌ１２によって
形成している。
線対（ＤＩＴ、ＤＩＢ、Ｄ３Ｔ、Ｄ３Ｂ・・・）はＸ／
２で位置が入れ替えられ、偶数番目のディジット線対（
Ｄ２Ｔ、Ｄ２Ｂ；Ｄ４Ｔ、Ｄ４Ｂ・・・）はＸ／４と３
／４Ｘの位置で入れ替っている。奇数番目のディジット
線対の一方のディジット線（ＤＩＢ、Ｄ３Ｂ・・・）は
Ｘ／２の長さにわたって第１の導体層として形成された
配線りによって形成され、Ｘ／２からＸまでの長さにわ
たって位置が入れ替るとともに、第１の導体層とは絶縁
膜を介して分離形成された第２の導体層として形成され
た配線Ｌ１２によって形成される。また他方のディジッ
ト線（ＤＩＴ、Ｄ３Ｔ・・・）はＸ／２の長さにわたっ
て第２の導体層の配線Ｌｌｌによって形成され、Ｘ／２
からＸの長さの部分を第１導体層の配線Ｌ１２によって
形成している。
偶数番目のディジット線対の一方のディジット線（Ｄ２
Ｔ、Ｄ４Ｔ・・・）はＸ／４迄の長さと３／４ＸからＸ
までの長さの部分が第２導体層の配線Ｌ２３． Ｌ２５
によってそれぞれ形成され、Ｘ／４から３／４Ｘまでの
間が第１導体層の配線Ｌ２２によって形成される。他方
のディジット線（Ｄ２Ｂ。
Ｔ、Ｄ４Ｔ・・・）はＸ／４迄の長さと３／４ＸからＸ
までの長さの部分が第２導体層の配線Ｌ２３． Ｌ２５
によってそれぞれ形成され、Ｘ／４から３／４Ｘまでの
間が第１導体層の配線Ｌ２２によって形成される。他方
のディジット線（Ｄ２Ｂ。
Ｄ４Ｂ・・・）はＸ／４迄の長さ、３／４ＸからＸまで
の部分が第１導体層の配線Ｌ２＋１ Ｌ２６で形成され
、Ｘ／４から３／４Ｘまでの部分が第２導体層の配線Ｌ
２２で形成されている。このようにして各ディジット線
においては、第１導体層の配線部分と第２導体層の配線
部分がそれぞれＸ／２となり、はぼ等しい配線容量を有
する。さらに、隣接する配線は互いに異なる層の配線で
あるため、これらディジット線間の実効離間距離が大き
くなり、ディジット線間の寄生容量を小さくできる。
の部分が第１導体層の配線Ｌ２＋１ Ｌ２６で形成され
、Ｘ／４から３／４Ｘまでの部分が第２導体層の配線Ｌ
２２で形成されている。このようにして各ディジット線
においては、第１導体層の配線部分と第２導体層の配線
部分がそれぞれＸ／２となり、はぼ等しい配線容量を有
する。さらに、隣接する配線は互いに異なる層の配線で
あるため、これらディジット線間の実効離間距離が大き
くなり、ディジット線間の寄生容量を小さくできる。
次に第１図および第６図ないし第９図を参照して本発明
の一実施例について説明する。なお、以下の説明におい
て前回と対応する部分は同一もしくは類似の参照符号を
用い、詳細な説明は省略する。
の一実施例について説明する。なお、以下の説明におい
て前回と対応する部分は同一もしくは類似の参照符号を
用い、詳細な説明は省略する。
第６図は本発明の実施例に係る第１図のＸ／２近傍付近
の半導体記憶装置を示す平面図、第７図はＢ−Ｂ’の断
面図である。なおＡ−Ａの断面図は第５図に示したもの
と同様である。
の半導体記憶装置を示す平面図、第７図はＢ−Ｂ’の断
面図である。なおＡ−Ａの断面図は第５図に示したもの
と同様である。
半導体基板１にはメモリセル領域Ａ及びＢ等、複数個の
メモリセル領域が設けられており、各メモリセル領域間
にはディジット線の交差領域ＩＴが設けられている。各
メモリセル領域には複数個のメモリセルが形成されてお
り、各メモリセルはセンスアンプ（図示せず）に接続さ
れているディジット線ＤＩＴ、ＤＩＢ、Ｄ２Ｔ、Ｄ２Ｂ
、Ｄ３Ｔ及びＤ３Ｂ等と接続されている。
メモリセル領域が設けられており、各メモリセル領域間
にはディジット線の交差領域ＩＴが設けられている。各
メモリセル領域には複数個のメモリセルが形成されてお
り、各メモリセルはセンスアンプ（図示せず）に接続さ
れているディジット線ＤＩＴ、ＤＩＢ、Ｄ２Ｔ、Ｄ２Ｂ
、Ｄ３Ｔ及びＤ３Ｂ等と接続されている。
半導体基板上には絶縁膜４１を介して第１のアルミ等の
導体層Ｌ ＋ ２１ Ｌ ｌ ４１ Ｌ ２□が形成さ
れている。そして、これら第１導体層上には全面に形成
された層間絶縁膜４２を介して第２のアルミ等の７− 導体層Ｌ ＋ ＋ ｒ Ｌ １ｓ ｒ Ｌ ２１が形成
されている。
導体層Ｌ ＋ ２１ Ｌ ｌ ４１ Ｌ ２□が形成さ
れている。そして、これら第１導体層上には全面に形成
された層間絶縁膜４２を介して第２のアルミ等の７− 導体層Ｌ ＋ ＋ ｒ Ｌ １ｓ ｒ Ｌ ２１が形成
されている。
メモリセル領域Ａにおいては、第１導体ＪＩ Ｌ ｌ□
２Ｌ２□によってディジット線ＤＩＢ、Ｄ２Ｂ及びＤ３
Ｂ等が形成されており、第２導体層とり、１゜Ｌ２、に
よってディジット線ＤＩＴ、Ｄ２Ｔ及びＤ３Ｔ等が形成
されている。また、交差領域ＩＴを介してメモリセル領
域Ａと隣接するメモリセル領域Ｂにおいては、第１導体
層り、、、Ｌ２□ニヨってディジット線ＤＩＴ、Ｄ２Ｂ
及びＤ３Ｔ等が形成されており、第２導体層Ｌａ５ｔ
Ｌ２１によってディジット線ＤＩＢ、Ｄ２Ｔ及びＤ３Ｂ
等が形成されている。そして、メモリセル領域Ａの第２
導体層Ｌ１１から交差領域ＩＴに延出したディジット線
Ｄ Ｉ Ｔ及びＤ３Ｔ等は、メモリセル領域Ｂの第１導
体層Ｌ１４からの交差領域ＩＴに延出し、Ｌ字形に屈曲
しているディジット線ＤＩＴ又はＤ３Ｔ等と、コンタク
ト３６を介して接続されている。
２Ｌ２□によってディジット線ＤＩＢ、Ｄ２Ｂ及びＤ３
Ｂ等が形成されており、第２導体層とり、１゜Ｌ２、に
よってディジット線ＤＩＴ、Ｄ２Ｔ及びＤ３Ｔ等が形成
されている。また、交差領域ＩＴを介してメモリセル領
域Ａと隣接するメモリセル領域Ｂにおいては、第１導体
層り、、、Ｌ２□ニヨってディジット線ＤＩＴ、Ｄ２Ｂ
及びＤ３Ｔ等が形成されており、第２導体層Ｌａ５ｔ
Ｌ２１によってディジット線ＤＩＢ、Ｄ２Ｔ及びＤ３Ｂ
等が形成されている。そして、メモリセル領域Ａの第２
導体層Ｌ１１から交差領域ＩＴに延出したディジット線
Ｄ Ｉ Ｔ及びＤ３Ｔ等は、メモリセル領域Ｂの第１導
体層Ｌ１４からの交差領域ＩＴに延出し、Ｌ字形に屈曲
しているディジット線ＤＩＴ又はＤ３Ｔ等と、コンタク
ト３６を介して接続されている。
また、メモリセル領域Ａの第１導体層Ｌ＋２から交差領
域ＩＴに延出したディジット線ＤＩＢ及びＤ３Ｂ等は、
メモリセル領域Ｂの第２導体層Ｌ 、３８− からこの交差領域ＩＴに延出し、クランク状に屈曲した
ディジット線ＤＩＢ及びＤ３Ｂ等と、コンタクト３５を
介して接続されている。このように、ディジット線ＤＩ
Ｂ及びＤ３Ｂ等は、この交差領域ＩＴにおいて夫々のデ
ィジット線ＤＩＢ及びＤ３Ｂ等と対になるディジット線
ＤＩＴ又はＤ３Ｔ等と立体的に交差している。
域ＩＴに延出したディジット線ＤＩＢ及びＤ３Ｂ等は、
メモリセル領域Ｂの第２導体層Ｌ 、３８− からこの交差領域ＩＴに延出し、クランク状に屈曲した
ディジット線ＤＩＢ及びＤ３Ｂ等と、コンタクト３５を
介して接続されている。このように、ディジット線ＤＩ
Ｂ及びＤ３Ｂ等は、この交差領域ＩＴにおいて夫々のデ
ィジット線ＤＩＢ及びＤ３Ｂ等と対になるディジット線
ＤＩＴ又はＤ３Ｔ等と立体的に交差している。
なお、ディジット線Ｄ２Ｔ及びＤ２Ｂはこの交差領域Ｉ
Ｔでは交差していないが、他の交差領域において交差し
て形成されている。そして、全てのディジット線はその
対となるディジット線と１回又は２回交差している。ま
た、各ディジット線は第１導体層によって形成された部
分と第２導体層によって形成された部分とで長さが等し
くなるように形成されている。従って、ディジット線Ｄ
ＩＴ、ＤＩＢのそれぞれの容量自体も等しくなされてい
る。
Ｔでは交差していないが、他の交差領域において交差し
て形成されている。そして、全てのディジット線はその
対となるディジット線と１回又は２回交差している。ま
た、各ディジット線は第１導体層によって形成された部
分と第２導体層によって形成された部分とで長さが等し
くなるように形成されている。従って、ディジット線Ｄ
ＩＴ、ＤＩＢのそれぞれの容量自体も等しくなされてい
る。
次に第８図ないし１０図を参照して第６図に示した実施
例の主要製造工程について説明する。第８図は、Ｐ型基
板にメモリセルの容量の下部電極としてのＮ型領域１１
，２つの隣接するメモリセルのトランジスタのＮ型共通
ソース領域１２が形成され、基板上に絶縁膜（第４図の
２１．２２相当）を介して容量の共通上部電極が第１の
ポリシリコン層１０ａ、１０ｂによって形成され、第２
ポリシリコンによってワード線ＷＬ ｕ 、 Ｗ Ｌ
＋２ 。
例の主要製造工程について説明する。第８図は、Ｐ型基
板にメモリセルの容量の下部電極としてのＮ型領域１１
，２つの隣接するメモリセルのトランジスタのＮ型共通
ソース領域１２が形成され、基板上に絶縁膜（第４図の
２１．２２相当）を介して容量の共通上部電極が第１の
ポリシリコン層１０ａ、１０ｂによって形成され、第２
ポリシリコンによってワード線ＷＬ ｕ 、 Ｗ Ｌ
＋２ 。
Ｗ Ｌ ＋ ３・・・が形成された状態を示す。ポリシ
リコン層１０ａ、１０ｂの開口２０内に位置するワード
線はセルのトランジスタのゲートとして機能する。
リコン層１０ａ、１０ｂの開口２０内に位置するワード
線はセルのトランジスタのゲートとして機能する。
次に第９図、第１０図に、基板表面上に絶縁層４１を形
成したのち、アルミ等の第１導体層による配線３２，３
４．３８を周知のパターニング法によって形成する。こ
れら配線Ｌ 、２． Ｌ、４． Ｌ２□は図示のように
メモリセルのソース領域１２にコンタクト５０を介して
接続される。
成したのち、アルミ等の第１導体層による配線３２，３
４．３８を周知のパターニング法によって形成する。こ
れら配線Ｌ 、２． Ｌ、４． Ｌ２□は図示のように
メモリセルのソース領域１２にコンタクト５０を介して
接続される。
この後、層間絶縁膜４２を形成した後、第２の導体層Ｌ
ｚ＋、 Ｌ＋３ｒ ＋２１を形成して上述の第６゜７図
の構造が得られる。
ｚ＋、 Ｌ＋３ｒ ＋２１を形成して上述の第６゜７図
の構造が得られる。
以上説明したように本発明によれば、隣接する１対のデ
ィジット線は絶縁膜を介して形成された第１導体層と第
２導体層とに個別的に形成されているから、従来に比し
てディジット線間の実効距離が遠くなり、カップリング
容量が小さくなる。
ィジット線は絶縁膜を介して形成された第１導体層と第
２導体層とに個別的に形成されているから、従来に比し
てディジット線間の実効距離が遠くなり、カップリング
容量が小さくなる。
このため、ディジット線の信号電圧の変化が低減され、
センスアンプの誤動作を抑制できるという効果を得るこ
とができる。
センスアンプの誤動作を抑制できるという効果を得るこ
とができる。
の実施例の第２の製造工程を示す平面図、第１０図は第
９図のＢ−Ｂ’での断面図である。
９図のＢ−Ｂ’での断面図である。
ＳＡＩ〜ＳＡ４・・・・・・センスアンプ、ＭＣ・・・
・・・メモリセル。
・・・メモリセル。
Claims (5)
- （１）行および列のマトリクス状に配置されたメモリセ
ルと、各行に設けられたワード線と、各列に設けられた
ディジット線対と、各ディジット線対に接続したセンス
アンプとを有する半導体記憶装置において、前記ディジ
ット線対は交互に第１と第２のグループに区分され、前
記第１のグループのディジット線対は列方向の第１の直
線方向に順次延びる第１および第２の配線層と、前記第
１の直線方向と平行な第２の直線方向に順次延びる第３
および第４の配線とを有し、前記第１および第２の配線
層は第１の導体層として形成され、前記第３および第４
の配線は前記第１の導体層とは絶縁層を介して異なる層
に形成された第２の導体層として形成され、前記第１お
よび第４の配線層は電気的に接続された該第１のグルー
プのディジット線対の一方のディジット線を構成し、前
記第３と第２の配線層とは電気的に接続されて前記ディ
ジット線対の他方のディジット線を構成していることを
特徴とする半導体記憶装置。 - （２）前記第２のグループのディジット線対は、第３の
直線方向に順次前記第１の導体層として形成された第５
ないし第７の配線と、前記第３の直線方向と平行な第４
の直行方向に順次前記第２の導体層として形成された第
８ないし第１０の配線とを有し、前記第５、第９および
７の配線は電気的に共通に接続されて前記第２のグルー
プのディジット線対の一方のディジット線を構成し、前
記第８、第６、第１０の配線は電気的に接続さて前記第
２グループのディジット線対の他方のディジット線を構
成していることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 - （３）前記各ディジット線の長さをＸとすると、前記第
１ないし第４の配線はそれぞれほぼＸ／２であることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。 - （４）前記各ディジット線の長さをＸとすると、前記第
５、７、８、１０の配線はほぼＸ／４の長さを有し、前
記第６および第９の配線の長さはほぼＸ／２であること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - （５）各センスンプに対して１対のディジット線が接続
され、各対のディジット線の一方のディジット線と他方
のディジット線とが少なくとも１回交差領域で交差して
平面上の位置を入れ替える半導体記憶装置において、前
記交差領域の一方の側に位置する領域で、前記一方のデ
ィジット線は第１導電層として形成され、前記他方のデ
ィジット線は前記第１導電層上に絶縁膜を介して形成さ
れた第２導電層として形成され、前記交差領域の他方に
位置領域で、前記一方のディジット線は第２導電層とし
て形成され、前記他方のディジット線は第１導電層とし
て形成され、各ディジット線における第１導電層と第２
導電層とは前記交差領域で前記絶縁膜に形成されたコン
タクトを介して接続されていることを特徴とする半導体
記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104889 | 1989-04-28 | ||
| JP1-111048 | 1989-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0372674A true JPH0372674A (ja) | 1991-03-27 |
Family
ID=14551086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108357A Pending JPH0372674A (ja) | 1989-04-28 | 1990-04-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5033022A (ja) |
| EP (1) | EP0395101B1 (ja) |
| JP (1) | JPH0372674A (ja) |
| DE (1) | DE69020237T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773892A (en) * | 1995-06-20 | 1998-06-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6665204B2 (en) | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287322A (en) * | 1991-07-17 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit dual-port memory device having reduced capacitance |
| US5311477A (en) * | 1991-07-17 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device having flash clear |
| US5383151A (en) * | 1993-08-02 | 1995-01-17 | Sharp Kabushiki Kaisha | Dynamic random access memory |
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| US6847076B1 (en) * | 2003-10-01 | 2005-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Enhanced retention time for embedded dynamic random access memory (DRAM) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980860A (en) * | 1986-06-27 | 1990-12-25 | Texas Instruments Incorporated | Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
-
1990
- 1990-04-24 JP JP2108357A patent/JPH0372674A/ja active Pending
- 1990-04-27 EP EP90108106A patent/EP0395101B1/en not_active Expired - Lifetime
- 1990-04-27 DE DE69020237T patent/DE69020237T2/de not_active Expired - Fee Related
- 1990-04-30 US US07/516,588 patent/US5033022A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773892A (en) * | 1995-06-20 | 1998-06-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| US5886919A (en) * | 1995-06-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| US6665204B2 (en) | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
| JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0395101A3 (en) | 1991-02-06 |
| DE69020237D1 (de) | 1995-07-27 |
| EP0395101A2 (en) | 1990-10-31 |
| DE69020237T2 (de) | 1996-03-07 |
| EP0395101B1 (en) | 1995-06-21 |
| US5033022A (en) | 1991-07-16 |
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