KR930000766B1 - 반도체 기억장치 - Google Patents

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KR930000766B1
KR930000766B1 KR1019890016607A KR890016607A KR930000766B1 KR 930000766 B1 KR930000766 B1 KR 930000766B1 KR 1019890016607 A KR1019890016607 A KR 1019890016607A KR 890016607 A KR890016607 A KR 890016607A KR 930000766 B1 KR930000766 B1 KR 930000766B1
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줌페이 구마가이
슈소 후지이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치
제1도(a)는 본 발명에 따른 제1실시예를 설명하기 위한 평면도.
제1도(b)는 제1 실시예의 모식도.
제2도는 본 발명에 따른 제2실시예를 설명하기 위한 평면도.
제3도는 제2 종래예의 센스증폭기의 배치를 나타낸 도면.
제4도는 1/4 피치셀 배치의 신규한 패턴을 나타낸 도면.
제5도(a)(b)는 1/4 피치셀의 신규한 패턴을 공정순으로 나타낸 도면.
제6도는 제2 종래예의 게이트전극 형성까지를 나타낸 도면.
제7도는 1/4 피치셀 이외의 셀에 본 발명을 적용할 수 있는 다른 셀레이 아웃을 나타낸 도면.
제8도는 종래기술에 의한 제1종래예를 설명하기 위한 평면도.
제9도는 종래기술에 의한 제2종래예를 설명하기 위한 평면도.
제10도는 제2종래예에 있어서의 비트선의 배치를 니타낸 평면도.
제11도(a)는 제2종래예에 있어서의 신호선의 배치를 나타낸 평면도.
제11도(b)는 제2종래예의 모식도.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자영역 2 : 셀플레이트전극
3,3' : 워드선 4 : 개공부
4' : 구부(溝部) 5 : 접속구멍
6 : 비트선 7,70,71 : 신호선
8 : 접속구멍 SA1~SA4 : 센스증폭기
Figure kpo00002
: 비트선
[산업상의 이용분야]
본 발명은 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리에 관한 것으로, 특히 메모리셀이 트랜지스터의 채널길이방향으로 1/2n(n은 1이상의 자연수)피치씩 어긋나게 배치된 다이내믹형 메모리에 있어서, 이 다이내믹형 메모리의 메모리셀 어레이상에 배치되는 신호선 및 전원선 등의 배선의 배치방법을 개량한 1개의 트랜지스터와 1개의 캐패시터로 구성되는 반도체 기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
이하, 제8도 내지 제11도를 참조해서 종래기술에 의한 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리 및 이 메모미셀 어레이상에 배치되는 신호선 및 전원선과 같은 배선의 배치방법에 대해 설명한다.
제8도는 제1종래예의 평면도로서, 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리중 메모리셀에 관한 종래의 폴디드 비트선형(folded bit 線型) 배치방법을 평면도로 나타낸 것이다.
제8도에 있어서, 캐패시터는 소자영역(1)과 도시하지 않는 캐패시터 절연막을 매개로 그 소장영역(1)상에 형성되어 있는 셀플레이트전극(2)에 끼워져 형성된다. 이 셀플레이트전극(2)은 각 메모리셀의 공통전극으로 되어 있다. 또한, 트랜지스터는 상기 셀플레이트전극(2)상에 순차적으로 형성된 절연막(도시하지 않음)을 매개해서 그 셀플레이트전극(2)상에 형성되어 있는 게이트전극, 즉, 워드선(3)에 의해 형성되어 있다. 또한 상기 셀플레이트전극(2)에는 트랜지스터 영역에 대응되게 개공부(4;開孔部)가 형성되어 있다.
상기한 구성의 다이내믹형 메모리에 있어서, 캐패시터에 전하로서 축적된 정보가 상기 트랜지스터를 통하고 소자영역(1)상에 마련된 접속구멍(5)을 통하여 비트선(6)으로 독출된다. 또한 메모리셀은 트랜지스터의 채널길이방향으로 1/2 피치씩 어긋나게 배치되어 있다.
이러한 메모리셀의 배치방법에 의하면, 제8도에 나타낸 바와 같이 셀플레이트전극(2)의 최소폭(d)이 셀크기가 축소됨과 더불어 작아지게 되는바, 셀크기가 축소되면 셀플레이트전극(2)의 가공이 어렵게 되는 문제점이 있다.
그러므로 이 문제점을 해결하기 위한 방법으로서, 메모리셀을 트랜지스터의 채널길이방향으로 예컨대 1/4 피치씩 어긋나게 배치하는 방법이 있다 (참고문헌 ; 일본국 특허공개공보 소화 61~274357호). 이하, 제2종래예로서 제9 내지 제11도를 참조하여 상기한 것처럼 메모리셀을 1/4 피치씩 어긋나게 배치한 다이내믹형 메모리 및 이 메모리셀 어레이상에 배치되는 신호선 및 전원선등의 배선배치 방법에 대해 설명한다.
제9도는 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리에 있어서, 메모리셀을 1/4 피치씩 어긋나게 배치한 다이내믹형 메모리를 평면도로 나타낸 것이다.
제9도에 있어서, 캐패시터는 소자영역(1)과 도시하지 않은 캐패시터 절연막을 매개하여 그 소자영억(1)상에 형성되어 있는 셀플레이트전극(2')에 끼워져서 형성된다. 여기서 상기 셀플레이트전극(2')은 각 메모리셀의 공통전극으로 사용된다. 또한, 트랜지스터는 상기 셀플레이트전극(2') 및 소자영억(1)상에 순차적으로 형성된 절연막(도시하지 않음)을 매개하여 형성되어 있는 게이트전극(3')에 의해 형성되어 있다. 그리고 상기 셀플레이트전극(2')에는 상기 트랜지스터 영역에 대응되게 구부(溝部, 도량부분 ; 4')가 형성되어 있고, 워드선(3)은 접속구멍(8)을 통하여 게이트전극 (3')과 도통되도록 되어있다.
상기한 구성의 다이내믹형 메모리에 있어서, 캐패시터에 전하로서 축적된 정보는 상기 트랜지스터를 통하고 소자영역(1)상에 마련된 접속구멍(5)을 통하여 비트선
(6)으로 독출된다. 메모리셀은 제1종래예의 문제점을 경감시키기 위해 트랜지스터의 채널길이방향으로 1/4 피치씩 어긋나게 배치되어 있다.
이러한 메모리셀의 배치방법에 따르면, 제9도에 나타낸 바와 같이 셀플레이트전극(2')간의 최소폭(do)이 제8도에 나타낸 제1 종래예의 최소폭(d)보다 크게 되어, 셀크기가 축소되어도 셀플레이트전극(2G)의 가공이 용이해지는 장점이 있다.
그러나 상기 제2종래예에서 비트선쌍(BL,BL)의 배치방법은 메모리셀의 배치가 1/2피치씩 어긋나도록된 제1종래예와 다르다.
제10도는 상기 제2종래예의 비트선쌍(
Figure kpo00003
과
Figure kpo00004
) 및 센스증폭기 (SA1,SA2)의 배치방법을 나타낸 평면도이다.
제10도에 있어서, 센스증폭기(SA1,SA2)에 각각 2개의 비트선(
Figure kpo00005
및
Figure kpo00006
)이 접속되어 있는 것은 제1종래예와 같으나, 센스증폭기(SA1)에 접속되는 비트선쌍(BL1,BL1)의 사이에 다른 한쪽의 센스증폭기(SA2)에 접속되는 비트선쌍
(BL2,BL2)중 어느 한쪽의 비트선이 삽입되어 있는 점이 다르다. 메모리셀이 1/4 피치씩 어긋나게 배치된 다이내믹형 메모리에서는 그 구조상 상기한 비트선 배치로 되어진다.
제11도(a)는 상기 제2종래예와 같이 비트선이 배치된 메모리셀 어레이상에 예컨대 열선택신호선과 같은 별개의 신호선(7)이 이 비트선 방향으로 배선된 경우를 나타낸 평면도이고, 제11도(b)는 제11도(a)를 모식적으로 나타낸 모식도이다.
제11도(a)에 나타낸 바와 같이, 신호선(7)을 비트선(BL2,BL1) 사이에 배치하면 신호선(7)과 비트선(BL2 및 BL1) 사이에는 제11도(b)에 나타낸 것과 같이 각각 CF의 부유용량이 존재하게 되는바, 이 부유용량(CF)은 쌍을 이루는 한쪽의 비트선
(BL2,BL1)에 대해서는 작다. 즉, 비트선쌍(
Figure kpo00007
과
Figure kpo00008
및
Figure kpo00009
와
Figure kpo00010
)사이에 신호선(7)에 의한 부유용량의 불균형이 발생하여 신호선(7)에 전해지는 신호의 노이즈가 불균형하게 각 비트선쌍(
Figure kpo00011
및
Figure kpo00012
)으로 전해진다.
각 비트선쌍(
Figure kpo00013
및
Figure kpo00014
)으로 독출되는 신호량은 비트선의 용량과 메모리셀 캐패시터의 비율에 비례하며 수 10mv 정도의 미소한 것이다. 이러한 미소한 신호는 센스증폭기(SA1,SA2)에 의해 차등증폭되는데, 충분히 증폭되고 있지 않는 사이에 신호선(7)으로 전해지는 신호로부터 비트선쌍의 2개의 비트선에 대해 각각 불균형한 노이즈가 전해지면, 그 불균형한 노이즈의 차이, 즉 커플링 노이즈(coupling noise)에 의해 이들 쌍을 이루는 비트선의 각 비트선에 전해지는 신호에 큰 차이가 생겨서 데이터가 잘못 독출될 가능성이 있다. 특히 다이내믹형 메모리의 집적도가 증가됨에 따라 횡방향(평면방향) 칫수가 감소됨과 동시에 종방향(깊이방향)의 칫수도 감소됨으로써 부유용량(CF)이 증가하게 되고, 또한 신호선(7)에 전달되는 신호의 주파수가 높아짐에 따라 부유용량(CF)에 의한 임피던스가 감소하므로 비트선쌍(BL,BL)으로 불균형하게 전해지는 노이즈량이 커지게 되어 오동작의 가능성이 높아진다. 이러한 점들은 다이내믹형 메모리의 신뢰성에 있어서 큰 문제로 된다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위하여 발명된 것으로, 메모리셀을 1/2n(n은 1이상의 자연수) 피치씩 어긋나게 배치한 다이내믹형 메모리에 있어서, 메모리셀 어레이상에 비트선 방향으로 신호선 및 전원선 등의 배선을 배치하는 경우, 이들 배선과 비트선쌍 사이에 발생하는 부유용량의 불균형에 의해 비트선쌍의 각각의 비트선에 불균형하게 상기 배선으로부터 전해지는 노이즈, 즉, 커플링 노이즈를 감소시켜, 고집적도와 함께 고신뢰성을 갖는 다이내믹형 메모리를 갖춘 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
본 발명에 의한 다이내믹형 메모리를 갖춘 반도체 기억장치에서는, 메모리셀을 1/2n피치씩 어긋나게 배치한 다이내믹형 메모리에 있어서, 종래와 같이 신호선 및 전원선등의 배선을 비트선과 평행하게 일직선으로 배치하지 않고 이들 배선을 비트선과 평행한 상태에서 적어도 1회 이상 구부려서 비트선쌍 (
Figure kpo00015
및
Figure kpo00016
)위를 비트선과 같은 거리만큼 가게 함으로써, 상기 배선과 이들 비트선쌍 사이의 부유용량의 불균형을 없애고, 이로써 종래 상기 부유용량의 불균형으로 인하여 상기 배선으로부터의 노이즈가 각 비트선에 불균형하게 전달된 점을 개선해서, 그 불균형하게 전달되는 노이즈의 차이, 즉, 커플링 노이즈를 없앨수 있게 됨에 따라, 각각의 비트선에 전해지는 노이즈의 레벨에 큰 차가 발생하지 않게 되므로 데이터가 잘못 독출될 가능성이 줄어들게 된다.
[실시예]
이하, 제1도 및 제2도를 참조하여 전원선 및 신호선등의 배선배치 방법을 개량한 1개의 트랜지스터와 1개의 캐패시터로 구성되는 다이내믹형 메모리의 실시예에 대하여 상세히 설명한다.
제1도(a)는 본 발명의 제1실시예에 따른 다이내믹형 메모리의 메모리셀 어레이상에 배치되는 배선의 배선방법을 나타낸 평면도이고, 제1도(b)는 제1도(a)를 모식적으로 나타낸 모식도이다.
제1도(a)에 있어서, 다이내믹형 메모리의 메모리셀 어레이상이 비트선 (
Figure kpo00017
,
Figure kpo00018
)과 평행하게 신호선(70)이 배치되어 있는데, 이 신호선(70)은 (
Figure kpo00019
)의 중간위치까지 평행하게 달리다가 소정의 위치에서 구부러져 다시 다른2개의 비트선(BL1,BL2)의 중간위치로부터 평행하게 달리고 있다. 여기에서 신호선(70)이 구부러지는 위치를 이들 비트선의 길이의 1/2 위치로 하면, 신호선(70)과 비트선쌍(
Figure kpo00020
과
Figure kpo00021
)의 부유용량은 제1도(b)에 나타낸 바와 같이 1/2CF정도로 같아지게 된다. 즉, 부유용량의 불균형이 해소됨에 따라 신호선(70)에 의한 노이즈를 각 비트선에 같게 전달할 수 있게 되고, 이로써 부유용량의 불균형에 의해 불균형하게 비트선에 전달되는 노이즈의 차, 즉, 커플링 노이즈를 제거함으로써 데이터가 잘못 독출되는 일이 없어지게 되어 고집적, 고신뢰성의 다이내믹형 메모리를 구현할 수 있다.
또한, 신호선(70)이 구부러진 부분, 즉, 비트선(
Figure kpo00022
)을 횡단하고 있는 부분에서는 신호선(70)의 폭정도로 비트선쌍에 부유용량의 불균형이 발생한다. 그러나 비트선(
Figure kpo00023
)의 길이에 비해 신호선(70)의 신폭이 충분히 작으므로 그 불균형은 무시할 수 있다. 예를들어 비트선의 길이를 300㎛로 하면, 상기 횡단부분에 의한 길이의 차이, 즉 선폭은 10㎛로서, 상기 전체길의의 약 1/3이므로 이것에 의한 부유용량은 매우 미소한 것이다.
더욱이 전원선에 대해서도, 예컨대 메모리의 독출동작중에 전압이 변동할 수 있으므로, 본 발명의 방식을 전원선에도 적용하여 전압변동에 의한 노이즈를 비트선에 같게 전달할 수 있다. 이로써, 상기한 바와 같이 비트선으로 독출되는 신호전압의 차가 커지게 되어 데이터가 잘못 독출되는 일이 없게 된다. 이 경우에 있어서도 상기 비트선 사이의 부유용량의 불균형에 따른 문제점이 해결됨은 물론이다.
제2도는 본 발명의 제2실시예에 따른 다이내믹형 메모리의 메모리셀 어레이상에 배치되는 배선의 배선방법을 나타낸 평면도이다.
제2도에 있어서, 다이내믹형 메모리의 메모리셀 어레이상에는 비트선과 평행하게 신호선(71)이 배치되어 있다. 이 신호선(1)은 비트선(
Figure kpo00024
)의 중간위치를 평행하게 달리다가 소정의 제1위치에서 구부러져 다른 2개의 비트선(BL1,BL2)의 중간위치를 평행하게 달리고 다시 소정의 제2위치에서 구부려저 비트선(
Figure kpo00025
)의 중간위치를 평행하게 달리고 있다. 여기에서 구부러지는 지점은 비트선쌍(BL,BL)과 신호선(71)의 부유용량이 같게 되도록 적당한 지점을 선택한다. 이 실시예에서는 구부러지는 지점을 비트선 길이의 1/4 및 3/4의 지점으로 하고 있다. 이렇게 하면 신호선(71)과 비트선쌍(
Figure kpo00026
)의 부유용량은 제2도에 나타낸 것과 같이 비트선 (
Figure kpo00027
)이 1/4CF+1/4CF=1/2CF, 또한 비트선(BL1,BL2)이 1/2CF로 되어 같아지게 된다. 따라서 신호선(71)에 의한 노이즈를 각 비트선에 동일하게 전달할 수 있으며 부유용량의 불균형에 의해 비트선에 불균형하게 전달되는 노이즈의 차이, 즉 커플링 노이즈가 제거되어 이 비트선상에 생성되는 노이즈 신호전압의 차가 거의 없어지게 되므로, 데이터가 잘못 독출되는 일이 없어지고, 이에 따라 고집적, 고신뢰성의 다이내믹형 메모리를 제공할 수 있다.
또한 신호선(71)이 구부러지는 부분, 즉, 비트선(
Figure kpo00028
)을 횡단하는 부분에서는 신호선(71)의 폭정도로 비트선쌍에 부유용량의 불균형이 발생하지만, 이 불균형은 제1실시예에서 같이 무시할 수 있다. 또한, 배선이 전원선일 경우, IC동작중의 전압변동에 의한 전원선의 노이즈 문제도 제1실시예에서와 같이 본 발명을 적용하여 해결할 수 있다.
한편, 본 발명의 제1,제2실시예에 있어서는 비트선과 평행하게 배치된 배선을 신호선 혹은 전원선으로 사용했으나, 이와 달리 열선택선, 제2비트선, DQ선으로 사용해도 좋다. 또한 이들 비트선과 평행하게 배치된 배선과 비트선쌍(BL,
Figure kpo00029
) 사이의 부유용량(CF)을 같도록 하면, 즉, 부유용량(CF)을 비트선(BL)에 1/2CF, 쌍을 이루는 비트선(
Figure kpo00030
)에도 1/2CF로 분배되도록 하면, 이들 배선을 도중에서 몇번이든지 구부려도 좋으며, 더욱이 회로설계시 그 구부리는 위치를 그 밖의 회로등도 고려하면서 상기 부유용량(CF)을 같게 조절하여 최적으로 설계함으로써, 신뢰성 높은 이상적인 회로패턴을 형성할 수 있다.
제10도에 나타낸 바와 같이 메모리셀을 1/4 피치씩 어긋나게 배치했을때, 비트선쌍(BL1,BL1)의 사이에 다른 비트선쌍(BL2,
Figure kpo00031
)중 어느 한쪽 비트선이 삽입된 형태로 되어진 2조의 비트선쌍(BL1,BL1 ; BL2,BL2)의 센스증폭기(SA1,SA2)의 비트선의 양측에 배치되어 있는데, 이들은 같은 쪽에 배치할 수도 있다(제2도 참조). 이렇게 하면, 센스증폭기(SA1,SA2)의 패턴밀도는 높아지게 되고 가공이 어렵게 되는 반면, 센스증폭기(SA1,SA2)의 점유면적을 줄일 수 있다. 또한, 제1도(b)와 같이 신호선(70)이 센스증폭기(SA1,SA2)의 영역을 피하여 지나가도록 하는 것에 의한 센스증폭기의 패턴화의 장점도 없다. 그러나 레이아웃(Layout)에서도 본 발명은 유효하다.
메모리셀을 1/4 피치씩 어긋나게 배치하는 제2의 종래예와는 다른 새로운 패턴을 생각할 수 있다. 이하, 이 새로운 1/4 피치셀 배치를 제4도, 제5도(a), 제5도(b)를 이용하여 설명한다.
우선, 반도체 기판상에 소자영역(1)을 형성하고 캐패시터 절연막(도시하지 않음)을 형성한 후 셀플레이트전극(2')을 형성한다[제5도(a)]. 여기까지는 제2종래예와 같다. 다음에는 소자영역(1)상 및 상기 셀플레이트전극(2')상에 순차적으로 절연막(도시하지 않음)을 형성하고 게이트전극, 즉 워드선(3)을 형성한다[제5도 (b)]. 다음에 절연막(도시하지 않음)을 퇴적한 후 접속구멍(5)을 소자영역(1)상에 뚫고 비트선(6)을 형성한다(제4도). 이 패턴은 제2종래예에 비해 다음과 같은 장점이 있다.
우선, 첫째로 집적도가 향상된다. 이것을 나타내기 위해 제2종래예에서 게이트전극(3')을 형성하기까지의 평면도를 제6도에 도시하였다. 제2종래예에 있어서의 게이트전극(3')은 섬모양
Figure kpo00032
으로 분할되어 있고 미세한 게이트전극패턴을 형성할 필요가 있으며 고집적화가 어렵다. 또한 이 게이트전극(3')은 나중에 형성할 워드선(3)과 접속구멍(8)을 매개하여 접촉시키기 위하여(제9도 참조) 접속구멍(8)과 정합여유를 취할 필요가 있는데 이것도 고집적화를 어렵게 하는 요소이다. 또한 접속구멍(8)과 비트선(6)의 정압여유, 접속구멍(8)과 워드선(3)의 정합여유를 고려할 필요가 있어 이것 또한 고집적화를 어렵게 한다. 그런데 본 발명에서 제시한 신규한 패턴(제4도)의 게이트전극(3)은 셀트랜지스터의 채널폭 발향으로 연장된 선상태로 형성되어 있어 제2종래예와 같이 게이트전극(3')이 섬모양으로 분리된 형태에 비해 고집적화하기 쉽다. 또한 이 신규한 패턴에 있어서는 제2종래예와 같이 게이트전극(3')과 워드선(3)의 접속구멍(8)이 없으므로 상술한 바와 같이 여러가지의 정합여유에 의한 면적상의 손실이 없어서 보다 고집적화 하기가 용이하다. 또한 미세한 다수의 접속구멍(8)을 형성하는 공정이 없으므로 공정수의 감소, 수율의 향상에 의한 경비절감도 기대할 수 있다.
상기한 바와 같이 신규한 레이아웃에서도 비트선쌍의 사이에 다른 비트선쌍의 어느 한쪽 비트선이 삽입된 형태의 2조의 비트선쌍이 구성되어 있으므로(제10도, 제3도와 같음) 본 발명은 유효하다.
한편, 워드선상의 신호상승, 하강시간은 DRAM의 속도를 좌우하는 요인인바, 그 시간은 빠르면 빠를수록 좋다. 이를 위해서는 워드선의 저하을 작게 하는 것이 중요하다. 워드선의 저항을 작게 하기 위해서 각각의 워드선과 평행하게, 예컨대 알루미늄 합금배선이나 구리배선(제2도의 워드선)을 배치해서 적당한 피치로서 제2워드선과 워드선을 접속시키기 위한 영역을 설정하는 방법이 있다. 이렇게 하면 외관상 워드선의 저항은 작게 된다. 이때, 비트선상에 제2워드선이 형성되고 또한 제2워드선상에 신호선이 배치된 경우, 신호선과 각각의 비트선 사이의 부유용량은 제2워드선에 의해 어느정도 차폐되어 작게 되므로, 이와같은 메모리셀에도 본 발명을 적용하면 그 효과를 충분히 얻을 수 있다. 물론 셀의 레이아웃은 제2종래예의 레이아웃이어도 좋고 상술한 신규한 레이아웃이어도 좋다.
본 발명은 1/4 피치셀 레이아웃 이외에도 적용할 수 있는바, 비트선쌍의 사이에 다른 비트선쌍중 어느 한쪽 비트선이 삽입된 형태로 2조의 비트선쌍이 배치되어 있고 이것과 같은 방향으로 신호선 또는 전원선을 배치할때에 유효하다. 제7도에 1/4 피치 이외의 레이아웃에서 본 발명이 유효한 셀레이아웃의 일례를 나타내었다. 제7도의 레이아웃은 한 셀을 1/2 피치씩 어긋나게 배치하고 다음 셀은 어긋나지 않게 배치를 반복한 셀이다. 이 레이아웃에 의한 플레이트전극(2)의 최소폭은 제1종래예에 비해 같은 정도로 혹은 약간 넓게 할 수 있다(1/4 피치 배치보다 좁지만). 제7도에서 2조의 비트선쌍은 비트선쌍의 사이에 다른 비트선쌍 중 어느 한쪽 비트선이 삽입된 형태로 구성되어 있으므로 본 발명을 적용시킬 수 있다.
본 발명의 실시예에서는 평탄형 1트랜지스터와 1캐패시터의 메모리셀을 나타내었어나, 본 발명은 이것에만 한정되지 않고 예컨대 트렌치셀(Trench cell)이나 스택트셀(Stacked cell)에 적용시켜도 좋다.
[발명의 효과]
이상 상술한 바와 같이 본 발명에 의하면, 다이내믹형 메모리의 메모리셀 어레이상에 배치되는 신호선 및 전원선등의 배선을 적어도 1회 이상 구부려서 이들 배선과 비트선쌍의 각 비트선간의 부유용량을 같게 할 수 있으므로, 종래에 부유용량의 불균형에 의하여 상기 배선에 전달되는 신호로부터의 노이즈가 불균형하게 비트선에 전달되던 노이즈의 차이, 즉 커플링 노이즈를 제거할 수 있으며, 이러한 커플링 노이즈에 으해 데이타가 잘못 독출되는 일이 없게 된다. 이처럼 배선을 구부리는 위치가 선택되므로 패턴설계가 용이해지고, 또한 집적회로영역에서 돌출된 부분이 있는 경우, 그 부분을 피하여 배선을 구부려 부유용량이 같아지도록 조절해서 최적으로 설계하면 돌출된 부분상에 배선을 형성하지 않아도 되므로 배선의 단절을 방지할 수 있고 종방향(깊이방향)으로 불필요한 높이, 즉, 배선의 높이부분을 제거할 수 있다. 또한 주파수가 높아짐에 따라 부유용량에 의한 임피던스가 감소하여 전달되는 노이즈량이 커지는바, 이러한 경우에 본 발명은 특히 고속동작을 하는 집적회로에 적당한 고집적과 고신뢰성의 다이내믹형 메모리를 갖춘 반도체 기억장치를 제공할 수 있다.

Claims (2)

1개의 트랜지스터와 1개의 캐패시터로 구성된 메모리셀과, 제1센스증폭기 (SA1)에 접속된 제1비트선(
Figure kpo00033
), 제2센스증폭기(SA2)에 접속되어 상기 제1비트선 (
Figure kpo00034
)과 서로 이웃하는 제2비트선(
Figure kpo00035
), 상기 제1센스증촉기(SA1)에 접속되어 상기 제2비트선(BL2)과 서로 이웃하는 제3비트선(
Figure kpo00036
), 상기 제2센스증폭기(SA2)에 접속되어 상기 제3비트선(
Figure kpo00037
)과 서로 이웃하는 제4비트선(
Figure kpo00038
), 상기 제1비트선 (
Figure kpo00039
)과 상기 제2비트선(BL2) 사이에 존재하며 상기 제1 내지 제4비트선(BL1, BL2,
Figure kpo00040
,) 방향으로 형성된 도전체층(70)을 구비한 다이내믹형 메모리에 있어서, 상기 도전체증(70)이 상기 제1비트선(
Figure kpo00042
)과 제4비트선(
Figure kpo00043
) 사이의 영역내에서 적어도 1회 이상 구부러져 상기 제1비트선(
Figure kpo00044
) 및 상기 제2비트선(BL2)의 약 중간선상과 상기 제3비트선(
Figure kpo00045
) 및 상기 제4비트선(
Figure kpo00046
)의 약 중간선상에 배치되어, 상기 도전체층(70)과 각각의 제1 내지 제4비트선(
Figure kpo00047
)간의 부유용량이 거의 같게 설정된 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제1센스증폭기(SA1) 및 제2센스증폭기(SA2)는 비트선의 편측에만, 혹은 비트선을 사이에 두고 반대축에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194752A (en) * 1989-05-23 1993-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2953708B2 (ja) * 1989-07-31 1999-09-27 株式会社東芝 ダイナミック型半導体記憶装置
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
DE69229067T2 (de) * 1991-01-25 1999-12-09 Nec Corp., Tokio/Tokyo Halbleiterspeicheranordnung
US5639690A (en) * 1991-03-12 1997-06-17 Oki Electric Industry Co., Ltd. Method for manufacturing a conductive pattern structure for a semiconductor device
JPH0669208A (ja) * 1991-03-12 1994-03-11 Oki Electric Ind Co Ltd 半導体装置
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
DE69306919T2 (de) * 1992-11-18 1997-05-15 Fuji Electric Co Ltd Halbleiter-Umwandlungsvorrichtung
KR100298871B1 (ko) * 1993-06-02 2001-11-22 김영환 반도체 메모리 장치의 비트라인 구조
US5485419A (en) * 1994-05-23 1996-01-16 Campbell; John P. Memory device column address selection lead layout
US5670815A (en) * 1994-07-05 1997-09-23 Motorola, Inc. Layout for noise reduction on a reference voltage
US5636158A (en) * 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
US5899706A (en) * 1997-06-30 1999-05-04 Siemens Aktiengesellschaft Method of reducing loading variation during etch processing
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
JP2002190532A (ja) * 2000-12-19 2002-07-05 Hitachi Ltd 半導体記憶装置
JP2008004889A (ja) * 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 半導体記憶装置
JP2008227171A (ja) * 2007-03-13 2008-09-25 Toshiba Corp 不揮発性半導体メモリ
US7948094B2 (en) * 2007-10-22 2011-05-24 Rohm Co., Ltd. Semiconductor device
KR102635666B1 (ko) * 2018-08-16 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5349969A (en) * 1976-10-18 1978-05-06 Hitachi Ltd Semiconductor memory unit
US4319342A (en) * 1979-12-26 1982-03-09 International Business Machines Corporation One device field effect transistor (FET) AC stable random access memory (RAM) array
JPS5772348A (en) * 1980-10-24 1982-05-06 Nec Corp Wiring structure in integrated circuit
JPS59231852A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
JPH0714006B2 (ja) * 1985-05-29 1995-02-15 株式会社東芝 ダイナミツク型メモリ
JPS6211262A (ja) * 1985-07-08 1987-01-20 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPS6265300A (ja) * 1985-09-18 1987-03-24 Toshiba Corp 半導体記憶装置
JPS6276761A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体装置
JPH0766659B2 (ja) * 1986-01-30 1995-07-19 三菱電機株式会社 半導体記憶装置
JPS6367771A (ja) * 1986-09-09 1988-03-26 Mitsubishi Electric Corp 半導体記憶装置
JPS63183691A (ja) * 1987-01-26 1988-07-29 Mitsubishi Electric Corp 半導体記憶装置

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DE68915395D1 (de) 1994-06-23
US4941031A (en) 1990-07-10
DE68915395T2 (de) 1994-10-06

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