JPS63183691A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS63183691A
JPS63183691A JP62015705A JP1570587A JPS63183691A JP S63183691 A JPS63183691 A JP S63183691A JP 62015705 A JP62015705 A JP 62015705A JP 1570587 A JP1570587 A JP 1570587A JP S63183691 A JPS63183691 A JP S63183691A
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JP
Japan
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memory cell
bit line
line
sense amplifier
cell array
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Application number
JP62015705A
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English (en)
Inventor
Kiyohiro Furuya
清広 古谷
Kazutami Arimoto
和民 有本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPS63183691A publication Critical patent/JPS63183691A/ja
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置におけるメモリセルアレイ
に関する構成の改良に関するものである。
〔従来の技術１ 第４図は、たとえば、特開＠５１−７４５３５号に開示
された、折返しピット線構成の従来の半導体記憶装置の
メモリセルアレイに関する構成を示す図解図である１図
において、メモリセルアレイは、複数のピット線６ａ　
、　６ｂ　、・・・、６ｔｌおよび複数のワード線７ａ
、７ｂ、−・・、７ｈを有しており、各ビット１）８（
以下、＊＊ρピット線を総称する場合には、参照番号に
付したアルファベット記号は省略する。）にはメモリセ
ルキャパシタとの接続のためのコンタクト孔１０が＃Ｑ
けられ、ピット線６とワード線７（複数のワード線を総
称する場合は、参照番号に付したアルファベット記号は
省略する。）との所定の交点にはトランスファゲートの
チャンネル部１２が形成されている。
また、ピット線６は、隣接するピット線同士、たとえば
ピット１Ｉ６ａと６ｂ、ピット線６ｃと６ｄ。
のごとく対になってぃて、その一端にはセンスアンプ１
４が接続されている。つまり、対をなすピット線同士は
、ちょうどセンスアンプ１４で折返された構成になって
いる。また、図において、参照番号２０は、メモリセル
１ビット分の領域を示している。
第５図は、第４図におけるメモリセル１ビット分の領域
２０を含むメモリセル２ビット分だけを拡大した平面図
である。第５図において、第４図と同一の部分には同一
の番号が付されている。第５図で、参照番＠２１で示す
ものは、情報電荷蓄積用のキャパシタ（メモリセルキャ
パシタ）である。
メモリセルキャパシタ２１は、情報電荷が蓄積された状
態では、電源電位または接地電位に充電される。このた
め、メモリセルキャパシタ２１が電源電位または接地電
位のいずれの電位に充電されているかを検出することに
よって、メモリセルキャパシタ２１に記憶された情報“
１”または°“Ｏ″を知ることができる。
メモリセルキャパシタ２１に記憶されている情報を読出
す動作は、一般に、次のごとく行なわれる。まず、全ピ
ット＄１６を電源電位の半分の電位であるプリチャージ
電位に保つ０次いで、アドレス信号に応じて、たとえば
ワード線７ｄのみを高電位に変化させる。応じて、ワー
ド１７ｄに接続されたトランスファゲートのチャンネル
部１２のみが導通状態となり、選択δれたメモリセルキ
ャパシタがピット線６ａ　、６ｃ　、６ｅ　、６Ｇにそ
れぞれ接続される。このとき、ピット１Ｉ６ａ　、　６
ｃ　。
６ｅ、６Ｑのうち、電源電位に充電されなメモリセルキ
ャパシタの接続されたピット線は、プリチャージ電位よ
りも高電位側に変化し、接地電位に充電されたメモリセ
ルキャパシタが接続されたピット線は、電位がプリチャ
ージ電位よりも低電位側に変化する。他方、ピット線６
ｂ　、　６ｄ　、　６ｆ　。
６ｈの電位は、プリチャージ電位のまま変化しない、し
たがって、ワード線７ｄを選択慢、ピット線（３ａ、６
ｃ、６ｅ、６Ｑの電位がプリチャージ電位を基準として
高電位になったか低電位になったかを、それぞれ対とな
るビットｌｌ６ｂ　、　６ｄ　。
６ｆ、６ｈのプリチャージ電位と比較することによって
、メモリセルキャパシタに蓄えられていた情報を検出す
ることができる。この比較はセンスアンプ１４が行なう
。
他のり−ドｍ７が選択された場合も同様である。
このように、折返しピット線構成の半導体記憶装置では
、１つのセンスアンプに接続された１対のピット線が、
センスアンプから同じ方向に近接して平行に延設されて
いるため、半導体基板やセルプレートやワード線等から
受けるカップリング雑音等は各ピット線対に同相に現わ
れる。このため、ピット線対に現われる同相の雑音は、
互いに打ち消し合って、ピット線対に接続されたセンス
７ンプは、雑音による誤動作を生じにくいという利点が
ある。
また、センスアンプ１４の配列ピッチは、メモリセル２
ビット分のピッチでよいので、センスアンプのデザイン
ルールをメモリセルアレイのデザインルール内に組込み
やすいという利点もある。
［発明が解決しようとする問題点］ ところが、従来の折返しビット線構成の半導体記憶装置
においては、ビット線対が近接して平行に配列されてい
るという構成上の特徴から、メモリセル１ビット分の領
域内に、第５図に示されるごとく、１本のビット線６と
２本のワード線７とが配列される。よって、メモリセル
アレイの平面積をより小さくしようとする場合、メモリ
セル１ビット分の領域内に配置される平行な２本のワー
ド線を厳格に規定しなければならない。そのために、た
とえば、フォトリソグラフィ装置に高度の分解能が必要
になり、製造が困難になる等の問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、雑ａに強い折返しビット線構成の長所を残
しながら、メモリセルアレイの平面積の縮小化がしやす
い、新規なメモリセルアレイ構成の半導体記憶装置を得
ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルアレイと
、そのメモリセルアレイの両側にａｉ！Ｒされた第１お
よび第２のセンスアンプとを含み、メモリセルアレイを
中央部で区画して第１センスアンプに８Ｉｌ接する第１
領域および第２センスアンプに隣接する第２の領域に分
け、両方の領域に、それぞれ、順に、メモリセルとコン
タクトを有する第゛１ビット線、メモリセルとコンタク
トを有しない第２ビット線およびメモリヒルとコンタク
トを有する第３ビット線を平行に配列し、第１領域の第
１ビット線および第２ビット線をその領域に接する第１
センスアンプに接続し、第２ｖ４Ｍの第１および第２ビ
ット線をその領域に接する第２センスアンプに接続して
、かつメモリセルアレイの中央部で、第１領域の第２ビ
ット線と第２悄域の第３ビット線とを接続し、第１領域
の１３ピツ１〜線と第２領域の第２ビット線とを接続し
たものである。
［作用］ 第１領域に隣接する第１のセンスアンプは、第１領域の
第１ビット線および第１領域の第２ビット線を介して接
続された第２領域の第３ビット線に接続された各メモリ
セルのデータを検出する。
また、第２のセンスアンプは、第２領域の第１ビット線
および第２領域の第２ビット線を介して接Ｍさ゛れた第
１傾城の第３ビット線にそれぞれ接続された各メモリセ
ルのデータを検出する。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例におけるメモリセルアレ
イに関する構成を示す図解図である。第１図において、
メモリセルアレイは、中央部で左右２つのｗＡ域に区画
されており、左右２つの領域、には、それぞれ、ビット
線６およびビット＄１１３が配列されている。なお、各
ビット線の参照番号゛６″′および１３”には、それぞ
れ、各ビット線を個別に特定できるようにアルファベッ
ト記号を付しているが、ビット線を総称する場合等には
、このアルファベット記号は省略することにする。
なお、以下に述べるワード線７、センスアンプ１４およ
び容ｆ１１５についても同槌とする。
ビット線６および１３と直交する方向には、ワード線７
が配列されている。そして、ビット線６とワード１７ど
の交点には、それぞれ、メモリセルのトランスファゲー
トチャンネル部が形成されている。また、ピット１１６
の所定の位置には、コンタクト孔１０が形成されている
。
この実施例のメモリセルアレイは、中央部で区分されて
左右対称の構成になっているので、今左側の領域を参照
しながら説明すると、第１ビット線としてのビット線６
ａの左端はセンスアンプ１４ａｋ：接続され、その右端
はオープンになっている。第２ビット線としてのビット
線１３ａの左端はセンスアンプ１４ａに接続されている
。さらに、第３ビット線としてのビット線６ｂの左端は
オープンになっている。このように、この実施例におい
ては、１１ビット纏としてのフンタクト孔１０を有する
ピット線６ａと第２ビット線としてのコンタクト孔を有
しないピット線１３ａとが１つのセンスアンプ１４ａに
接続されている。また、各ピット線は、第１、第２、第
３ビット線の順で平行に配列されている。そして、その
ような構成が、上下方向に連続している。
メモリセルアレイの右側の領域にも同様になっている。
メモリセルアレイの中央部において、左領域の第２ビッ
ト線としてのピット１１１３ａと右領域の第３ビット纏
としてのピット線６ｊとが接続され、かつ、左領域の第
３ビット纏としてのピット線６ｂと右領域の第２ビット
纏としてのピット線１３ｅとが接続されている。メモリ
セルアレイ中央部での接続は、２つの接続が交差するた
め、たとえばピット線６ｂとピット線１３６との接続は
、これらピット線が形成された配線層とは興なる別の配
線層２１を利用して行なわれている。よって、メモリセ
ルアレイ中央部での接続線の交差は、立体交差となる。
第１ビット纏としてのピット＠６ａには容１１５ａが接
続されている。容量１５ａはピット１ｌ１３ｂの容量と
等しくなるようにされている。
他の第１のピット線も同様に構成されている。
この結果、センスアンプ１４ａを例にとってみると、セ
ンスアンプ１４ａには、コンタクト孔１０を有するピッ
ト線６ａが接続されるとともに、コンタクト孔を有しな
いピットＩＩａ１３ａを介してコンタクト孔を有するピ
ット線６」が接続されていることになる。よって、メモ
リセルアレイの左側の領域のワード線７のいずれかが選
択された場合は、ピット線６ａにメモリセルキャパシタ
のデータが読出され、このときに生じるピット線６ａの
電位の変化は、ピット線１３ａおよびビット線６ノのプ
リチャージ電位とが比較されることになる。
逆に、メモリセルアレイの右領域のワード線７のいずれ
かが選択された場合は、ピット線６ｊに接続されたメモ
リセルキャパシタの電位が読出され、ピット１ｌ１１３
ａおよび６ｊ上に電位の変化が現われる。該電位の変化
は、センスアンプ１４によって、ピット線６ａの有する
プリチャージ電位と比較され、データの検出が行なわれ
る。
なお、この場合において、ピット線６ａは単独であり、
ピット線６」はピット線１３ａと接続されているため、
両者の藺で浮遊容量に差が生じる。
この浮遊容量の差を補償するために、ピット線６ａには
、ピット線１３ａと等容量の容量１５ａが接続されてい
るわけである。したがって、ピット線１３ａを設けたこ
とにより浮遊容量に関する問題は解消されている。
第２Ａ図、第２８１および第２Ｃ図は、この発明の一実
施例のメモリセルアレイの部分構造を詳細に説明するた
めの図解である。特に、第２Ａ図は部分平面図、第２Ｂ
図は第２Ａ図の８部分だけを切り出した状態の斜視図、
第２Ｃ図は第２Ａ図において３点鋼纏Ｃ−Ｃで示す部分
の断面図である。
まず第２Ｃ図を参照して、メモリセルアレイは、基板１
に形成されたトランスファゲートチャンネル部１２とメ
モリセルキャパシタ部３６どを有している。チャンネル
部１２は、基板１の上部平面部に形成されたトランジス
タによってＷ成されている。一方、キャパシタ部３６は
基板１に溝が掘られて、その溝の側面に設けられたｎ型
拡散Ｎ５と、絶縁１１４を介して溝内に充填されたポリ
シリコン３と、分離酸化１ｉ１２とによって構成されて
いる。
この構造を平面的に見ると、第２Ａ図のようになり、ト
ランスファゲートのチャンネル部１２を含む実線で囲わ
れた矩形の平面領域Ｂが、粗いハツチングが付ぎれた溝
ｆｔ［Ｄによって囲まれていることが理解できる。そし
て、平面領域Ｂの四方の各エツジを含む領域に、メモリ
キャパシタ部３６が形成されていることがわかる。
したがって、メモリセル１ビット分の領域は、平面的に
見ると、参照番号２０を付した１点Ｉｌｌで囲われた領
域になる。つまり、平ＷＪ領ｔＲＢとその周囲を囲うｍ
ｆＲ域りとによって４ビット分のメモリセル領域が構成
されているわけであり、これが行列状に配列されている
のである。
この結果、この実施例によれば、メモリセル１ビット分
の領域には、平面的に見て、１本のワード線７と１本の
ビット線６と０．５本分のピット線１３とが配置される
だけになる。よって、ビット線６．１３およびワード線
７の配列がしやすく、メモリセルアレイの面積の縮小化
が図りやすい。
第３図は、この発明の他の実施例に係るメモリセルアレ
イに関する構成を示す図解図である。第３図においては
、メモリセルアレイがセンスアンプ１４によって複数個
のブロックに分割されるとともに、各ブロックは左右２
つの領域に区画されている。
各センスアンプ１４とビット線６および１３との個別の
接続構造等は、前述した実施例と同様であり、ここでの
説明は省略する。
第３図に示す実施例によれば、たとえばセンスアンプ１
４Ｃのように、左右にメモリセルアレイブロックを有す
る場合は、左右に対称的にピット線が接続されているの
で、接続されたビット線の容量が等しく保たれている。
詳しく言えば、センスアンプ１４ｃの上側接続端子には
ビット線６１３　。
１３６および６ｎが接続されており、下側接続端子には
、ビット線６ｂ　、１３０および６ｊが接続されている
ことになるから、センスアンプ１４Ｃの上下両接続端子
に接続された容量は等しい容量になっている。よって、
特別に、容１１５等をピット線に接続する必要はない。
第３図に示を実施例のデータ浸出動作ヤ）その際の効果
等は、前述した実施例と同様であるから。
ここでの説明は省略する。
［発明の効果］ 以上のように、この発明は、メモリセルアレイと、その
メモリセルアレイの両側に配置された第１および第２の
センスアンプとを設け、メモリセルアレイを中央部で区
画して第１のセンスアンプに隣接する第１領域および第
２センスアンプに隣接する第２の領域に分け、両方の領
域に、それぞれ、順に、メモリセルとコンタクトを有す
る第１ビット線、メモリセルとコンタクトを有しない第
２ビット線およびメモリセルとコンタクトを有する第３
ビット線を平行に配列し、第１領域の第１および第２の
ピット線を第１センスアンプに接続し、第２領域の第１
および第２ビット線を第２センスアンプに接続し、かつ
、メモリセルアレイの中央部で、第１！ｍ域の第２ビッ
ト線と第２ｗＡ域の第３ビット線とを接続し、第１領域
のｉＴ３ピット線と第２領域の第２ビット線とを接続し
たので、折返しビットａ構成の利点を保ちながら、メモ
リセルアレイの面積の縮小化がしやすい半導体記憶装置
を提供することができる。
また、この発明によれば、センスアンプの配列ピットは
、メモリセル２ビット分のピッチであるから、半導体記
憶装置の設計が容易で、セル平面積の縮小化が可能であ
る。
【図面の簡単な説明】
第１図は、この発明の一実施例による半導体記憶装置の
メモリセルアレイに関する構成を示す図である。 第２Ａ図、第２Ｂ図および第２Ｃ図は、この発明の一実
施例に係る半導体記憶装置のメモリセルアレイの部分構
造を示す図である。 第３図は、この発明の他の実施例による半導体記憶装置
のメモリセルアレイに関する構成を示す図である。 第４図は、従来の折返しピット線構成の半導体記憶装置
のメモリセルアレイに関する構成図である。 第５図は、従来のメモリセルアレイの部分拡大図である
。 図において、６はコンタクト孔を有する第１または第２
のビット線、１３はコンタクト孔を有しない第２のピッ
ト線、７はワード線、１４はセンスアンプ、１５は容量
を示す。 なお、図中、同一符号は、同一または相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）複数個のメモリセルを有し、中央部を境界として
    、第１領域と第２領域とに区画されたメモリセルアレイ
    と、 前記メモリセルアレイの第１領域に隣接して配置された
    第１センスアンプおよび第２領域に隣接して配置された
    第２センスアンプであつて、各センスアンプは、少なく
    とも第１および第２の接続端子を有するものとを含み、
    さらに、 前記第１または第２のセンスアンプの第１接続端子に接
    続され、隣接するメモリセルアレイ領域の各端部から中
    央部まで延設された第１ビット線対であつて、所定数の
    メモリセルとコンタクトを有するものと、 それぞれが、対応する前記第１または第２のセンスアン
    プの第２接続端子に接続され、隣接するメモリセルアレ
    イ領域の各端部から中央部まで延設された第２ビット線
    対であつて、前記メモリセルとのコンタクトを有さない
    ものと、 それぞれが、前記メモリセルアレイの第１または第２領
    域の各端部から中央部まで延設された第３ビット線対で
    あつて、所定数のメモリセルとのコンタクトを有するも
    のと、を含んでいて、前記第１ビット線、第２ビット線
    および第３ビット線は、この順序で平行に配列されてお
    り、前記メモリセルアレイの中央部で、前記第１領域の
    第２ビット線と前記第２領域の第３ビット線との間が接
    続され、前記第１領域の第３ビット線と前記第２領域の
    第２ビット線との間が接続されている、半導体記憶装置
    。
  2. （２）前記各第１ビット線には、前記第２ビット線と等
    容量の容量が結合されている、特許請求の範囲第１項記
    載の半導体記憶装置。
  3. （３）前記半導体記憶装置は、前記構成が横列に結合さ
    れたものを含み、その結合部に位置するセンスアンプは
    、その両側に配置されるメモリセルアレイに共用できる
    ように、第１および第２の接続端子を２組有している、
    特許請求の範囲第１項記載の半導体記憶装置。
JP62015705A 1987-01-26 1987-01-26 半導体記憶装置 Pending JPS63183691A (ja)

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