KR100305031B1 - 다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃 - Google Patents

다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃 Download PDF

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Abstract

여기에 개시되는 레이 아웃에 의하면, 감지 증폭 블록을 구성하는 비트 라인 프리챠지/등화 및 절연 영역 및 P-래치 및 N-래치 감지 증폭 영역들에 형성되는 트랜지스터들이 제2도 내지 제4도에 도시된 바와 같이 레이 아웃됨으로써, 임의의 인접한 2 개의 비트 라인들 사이의 거리 즉, 피치가 감소되더라도, 초고집적 DRAM의 감지 증폭 블록이 4 개의 비트 라인들이 배열되는 영역 내에 배열될 수 있다.

Description

다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 초고집적 반도체 메모리 장치에 적합한 감지 증폭 블록의 레이 아웃에 관한 것이다.
적어도 1비트의 2진 정보를 저장하기 위한 메모리 셀들을 구비한 반도체 메모리 장치들 중 다이나믹 랜덤 액세스 메모리 (dynamic random access memory; DRAM) 장치는 다른 메모리 장치들에 비해서 빠르게 고집적화되는 추세에 있다. 현재 각 반도체 제작자는 초고집적 (예를 들면, 1 기가 비트) DRAM의 구현에 많은 노력들을 기울이고 있다. 초고집적 DRAM의 구현을 위한 노력들 중 하나는 감지 증폭 블록(sense amplifier block)의 레이 아웃에 있다.
상기 DRAM에 제공되는 복수 개의 비트 라인들이 오픈 비트 라인 구조 (open bit line structure), 폴디드 비트 라인 구조 (folded bit line structure), 또는 다른 형태의 구조로 배열될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 통상적으로, 상기 폴디드 비트 라인 구조에 따라 비트 라인들이 배열되는 DRAM에서는, 4 개의 비트 라인들이 배열되는 피지 또는 폭 (width) (또는, 단위 감지 증폭 영역) 내에 한 쌍의 비트 라인들에 관련된 감지 증폭 블록이 레이 아웃된다. 잘 알려진 바와 같이, DRAM에 있어서, 메모리 셀 어레이는 복수 개의 메모리 셀 블록들로 나눠져 있고, 상기 각 메모리 셀 블록에 대응하는 각 감지 증폭 블록은 인접한 메모리 셀 블록들에 각각 제공되는 한 쌍의 비트 라인들을 공유하도록 레이 아웃된다.
DRAM의 집적도가 크면 클수록, 메모리 셀들에 저장된 데이터가 감지 증폭 블록에 의해서 증폭되어서 독출되는 임의의 두 개의 인접한 비트 라인들 사이의 거리가 더 짧아진다. 비트 라인들 사이의 거리가 감소되는 경우에 있어서, 감지 증폭 블록이 배열되는 단위 영역 역시 감소되어야 한다. 하지만, 초고집적 DRAM의 경우, 인접한 메모리 셀 블록들의 한 쌍의 비트 라인들에 관련된 감지 증폭 블록은 현재의 제조 및 설계 기술들에 의해서 상기 감소된 단위 영역 내에 집적될 수 없다. 그러므로, 초고집적 DRAM을 구현하는 경우에 있어서, 상기 감소된 단위 영역내에 배열될 수 있는 새로운 레이 아웃 구조를 감지 증폭 블록이 요구된다.
따라서 본 발명의 목적은 초고집적 반도체 메모리 장치에 적합한 새로운 레이 아웃 구조를 가지는 감지 증폭 블록을 제공하는 것이다.
본 발명의 다른 목적은 한 쌍의 비트 라인들 간의 피치를 가능한 범위 내에서 최소로 줄일 수 있는 메모리 장치 또는 감지증폭기 회로를 제공하는 것이다.
제1도는 본 발명에 따른 DRAM의 메모리 블럭들에 관련된 감지 증폭 블록의 구성도.
제2도는 제1도에 도시된 비트 라인 프리챠지/등화 및 절연부에 대한 본 발명의 바람직한 실시예에 따른 레이 아웃 구조.
제3도는 제1도에 도시된 N-래치 감지 증폭부에 대한 본 발명의 바람직한 실시예에 따른 레이 아웃 구조 그리고.
제4도는 제1도에 도시된 P-래치 감지 증폭부에 대한 본 발명의 바람직한 실시예에 따른 레이 아웃 구조이다.
* 도면의 주요부분에 대한 부호의 설명
10, 12 : 메모리 셀 블록 16, 18 : 비트 라인 프리챠지/등화 및 절연부
20 : N-래치 감지 증폭부 22 : P-래치 감지 증폭부
24 : 입출력 게이팅부
[구성]
상술한 바와 같은 목적들을 달성하기 위한 본 발명의 일 특징에 의하면, 각각이 복수 개의 비트 라인 쌍들을 가지는 적어도 두 개의 메모리 셀 블록들과; 상기 메모리 셀 블록들 사이에 배열된 복수 개의 감지 증폭 블록들 및; 상기 각 감지 증폭 블록은 2개의 비트 라인 프리챠지 트랜지스터들, 하나의 등화 트랜지스터 그리고 2개의 비트 라인 절연 트랜지스터들을 포함하며; 2개의 비트 라인 쌍들이 배열되는 폭을 가지는 단위 프리챠지-절연 영역을 포함하고, 상기 트랜지스터들이 형성되는 상기 단위프리챠지-절연 영역은, 상기 단위 프리챠지-절연 영역에 배열된 2개의 액티브 영역들 및, 상기 프리챠지 및 등화 트랜지스터들은 상기 액티브 영역들 중 하나에 배열되고, 상기 절연 트랜지스터들은 다른 하나의 액티브 영역에 배열되며, 상기 액티브 영역들에 지그재그로 배열된 5개의 액티브-비트 라인 콘택들을 포함하고, 상기 트랜지스터들에 대응하는 3개의 게이트 전극들은 “h-1-1” 모양으로 상기 대응하는 액티브 영역들에 배열된다.
이 실시예에 있어서, 상기 액티브-비트 라인 콘택들 중 상기 등화 트랜지스터에 대응하는 액티브-비트 라인 콘택들은 비트 라인 방향과 직교하는 방향으로 서로 중첩되지 않도록 배열되고, 상기 액티브-비트 라인 콘택들 중 상기 비트 라인 절연 트랜지스터들에 대응하는 액티브-비트 라인 콘택들은 비트 라인 방향과 직교하는 방향으로 서로 중첩되지 않도록 배열된다.
본 발명의 다른 특징에 의하면, 각각이 복수 개의 비트 라인 쌍들을 가지는 적어도 두 개의 메모리 셀 블록들과; 상기 메모리 셀 블록들 사이에 배열된 복수개의 감지 증폭 블록들 및; 상기 각 감지 증폭 블록은 소정의 감지-증폭 전압을 제공받는 2 개의 NMOS 트랜지스터들로 구성되는 N-래치 감지 증폭기를 가지며; 2 개의 비트 라인 쌍들이 배열되는 폭을 가지는 단위 감지 증폭 영역을 포함하고, 상기 NMOS 트랜지스터들이 형성되는 상기 단위 감지 증폭 영역은, 상기 단위 감지 증폭 영역에 배열되는 2 개의 액티브 영역들, 상기 NMOS 트랜지스터들은 상기 대응하는 액티브 영역들에 각각 배열되며, 상기 대응하는 액티브 영역들에 각각 배열되고 상기 감지 증폭 전압을 각각 공급받는 2 개의 액티브-메탈 콘택들 및, 상기 대응하는 액티브 영역들에 각각 배열된 2 개의 액티브-비트 라인 콘택들을 포함하고, 상기 NMOS 트랜지스터들에 각각 대응하는 2 개의 게이트 전극들은 비트 라인 방향으로 상기 대응하는 액티브 영역들에 배열되고 펼쳐진 모양을 갖는다.
본 발명의 또 다른 특징에 의하면, 각각이 복수 개의 비트 라인 쌍들을 가지는 적어도 두 개의 메모리 셀 블록들과; 상기 메모리 셀 블록들 사이에 배열된 복수개의 감지 증폭 블록들 및; 상기 각 감지 증폭 블록은 소정의 감지-증폭 전압을 제공받는 2 개의 PMOS 트랜지스터들로 구성되는 P-래치 감지 증폭기를 가지며; 2 개의 비트 라인 쌍들이 배열되는 폭을 가지는 단위 감지 증폭 영역을 포함하고, 상기 PMOS 트랜지스터들이 형성되는 상기 단위 감지 증폭 영역은, 상기 단위 감지 증폭 영역에 배열되는 2 개의 액티브 영역들, 상기 PMOS 트랜지스터들은 상기 대응하는 액티브 영역들에 각각 배열되며, 상기 대응하는 액티브 영역들에 각각 배열되고 상기 감지 증폭 전압을 각각 공급받는 2 개의 액티브-메탈 콘택들 및, 상기 대응하는 액티브 영역들에 각각 배열된 2 개의 액티브-비트 라인 콘택들을 포함하고, 상기 PMOS 트랜지스터들에 각각 대응하는 2 개의 게이트 전극들은 비트 라인 방향으로 상기 대응하는 액티브 영역들에 배열되고 굽은 모양을 갖는다.
이 실시예에 있어서, 상기 2 개의 액티브 영역들은, 상기 대응하는 비트 라인들에 메탈 층들을 통해서 각각 연결되어서 상기 액티브-비트 라인 콘택들을 형성한다.
[작용]
이와 같은 레이 아웃에 의해서, 임의의 인접한 2 개의 비트 라인들 사이의 거리가 짧아지더라도 4 개의 비트 라인들이 배열되는 영역 내에 감지 증폭 블록이 레이 아웃될 수 있다.
[실시예]
제1도는 본 발명에 따른 DRAM의 메모리 블럭들에 관련된 감지 증폭 블록의 구성도이다. 제1도를 참조하면, DRAM (1)은 두 개의 메모리 셀 블록들 (10) 및 (12)과 상기 블록들 (10) 및 (12) 사이에 배열된 감지 증폭 블록 (14)을 포함한다. 상기 각 메모리 셀 블록 (10) 및 (12)은 한 쌍의 비트 라인들 (BL) 및 (BLB), 워드 라인 (WL), 스위칭 트랜지스터 (SW) 및 커패시터 (C)로 구성되는 메모리 셀(MC)로 구성된다. 여기서, 상기 메모리 셀 블록들 (10) 및 (12)에는, 단지 하나의 메모리 셀(MC)이 도시되어 있지만, 도면에 도시되지 않은 다른 메모리 셀들 역시 동일한 구조로 배열됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 감지 증폭 블록 (14)은, 잘 알려진 바와 같이, 선택된 블록 내의 대응하는 메모리 셀에 저장된 셀 데이터를 대응하는 한 쌍의 비트 라인들 (BL) 및 (BLB)을 통해서 감지하고 증폭하여 대응하는 한 쌍의 입출력 라인들 (IO) 및 (IOB)로 출력한다. 상기 블록 (14)은, 제1도에서 알 수 있듯이, 메모리 셀 블록들 (10) 및 (12)에 각각 제공되는 한 쌍의 비트 라인들 (BL) 및 (BLB)을 공유하도록 배열된다. 만약 감지 증폭 블록 (14)의 좌측에 배열된 메모리 셀 블록 (10)이 선택되면, 감지 증폭 블록 (14)은 라인 (ISOR)에 연결된 절연 트랜지스터들(M9) 및 (M10)에 의해서 메모리 셀 블록 (12)과 전기적으로 분리된다. 만약 감지 증폭 블록 (14)의 우측에 배열된 메모리 셀 블록 (12)이 선택되면, 상기 감지 증폭 블록 (14)은 라인 (ISOL)에 연결된 절연 트랜지스터들(M4) 및 (M5)에 의해서 메모리 셀 블록 (10)과 전기적으로 분리된다.
상기 감지 증폭 블록 (14)은 메모리 셀 블록들 (10) 및 (12)에 각각 대응하는 2개의 비트 라인 프리챠지/등화 및 절연부들 (16) 및 (18), N-래치 감지 증폭부(20), P-래치 감지 증폭부(22), 그리고 입출력 게이팅부 (24)을 포함한다. 상기 각 비트 라인 프리챠지/등화 및 절연부들 (16) 및 (18)은 라인들 (PEQL) 및 (PEQR)에 각각 연결된 6개의 NMOS 트랜지스터들 (M1)-(M3) 및 (M6)-(M8)과 라이들 (ISOL) 및 (ISOR)에 각각 연결된 4개의 NMOS 트랜지스터들 (M4, M5) 및 (M9, M10)로 구성된다. 상기 N-래치 감지 증폭부(20)는 라인 (LAB)에 연결된 2개의 NMOS 트랜지스터들 (M11) 및 (M12)로 구성되고, P-래치 감지 증폭부(22)는 라인 (LA)에 연결된 2개의 PMOS 트랜지스터들 (M13) 및 (M14)로 구성된다. 그리고, 입출력 게이팅부(24)는 라인 (CSL)에 연결되고 한 쌍의 비트 라인 (BL) 및 (BLB)과 그에 대응하는 한 쌍의 입출력 라인들 (IO) 및 (IOB)을 연결하는 2개의 NMOS 트랜지스터들 (M15) 및 (M16)로 구성된다. 본 발명의 초점은 감지 증폭 블록의 레이 아웃에 있기 때문에, 상기 감지 증폭 블록 (14)의 각 부에 대한 동작 설명은 여기서 생략된다.
제2도는 제1도에 도시된 비트 라인 프리챠지/등화 및 절연부(16)/(18)에 대한 본 발명의 바람직한 실시예에 따른 레이 아웃 구조를 보여준다. 본 발명의 바람직한 실시예에 따른 레이 아웃의 디자인 율이 0.2㎛ (D20) 이하인 것으로 가정한다. 도시의 편의상, 제1도의 2개의 비트 라인 프리챠지/등화 및 절연부(16) 및 (18) 중 하나 (예를 들면, 메모리 셀 블록 (10)에 대응하는 것) 만이 제2도에 도시되었지만, 다른 하나 역시 동일하게 레이 아웃된다.
4개의 비트 라인들(즉, 2개의 비트 라인 쌍들)이 배열되는 폭 (W)을 가지는 비트 라인 프리챠지/등화 및 절연영역 (16)에는, 분리된 2개의 액티브 영역들 (26) 및 (28)이 제공된다. 제 1 액티브 영역 (26)에는, 4개의 NMOS 트랜지스터들(M1)-(M4)이 형성되고 그리고 제 2 액티브 영역 (28)에는, NMOS 트랜지스터 (M5)가 형성된다. 이 분야에 잘 알려진 DC (direct contact)에 의해서 형성되는 5개의 액티브-비트 라인 콘택들 (30-1)-(30-5)은 비트 라인 방향과 직교하는 방향으로 서로 일렬로 배열되지 않도록 비트 라인 방향으로 분산 배치된다. 액티브-비트 라인 콘택들 (30-1)-(30-5)은 바람직하게는 지그-재그 (zig-zag)로 배열된다. 이와 같이, 액티브-비트 라인 콘택들 (30-1)-(30-5) 중 어느 것들 (예컨대, 30-1과 30-2, 또는 30-3과 30-4)도 비트 라인 방향과 직교하는 방향으로 일렬로 배치되지 않기 때문에 한 쌍의 비트 라인들 (BL) 및 (BLB) 간의 피치(pitch)를 가능한 범위 내에서 최소로 줄일 수 있어서 메모리 장치 (또는 감지증폭기 회로)의 집적도를 높일 수 있다. 상기 비트프리챠지/등화 및 절연부 (16)을 구성하는 5개의 NMOS 트랜지스터들 (M1)-(M5)에 대응하는 게이트 전극들(32-1)-(32-3)은 바람직하게는 “h-1-1” 모양으로 형성되며 대응하는 액티브 영역들 (26) 및 (28) 상에 각각 형성된다. 구체적으로, 게이트 전극들 (32-1) 및 (32-2)는 액티브 영역 (26)상에 형성되고, 게이트 전극 (32-3)은 액티브 영역 (32-3) 상에 형성된다.
제2도에서, 전압 (VBL)이 공급되는 액티브 영역, 액티브-비트 라인 콘택 (30-1) 그리고 “h” 모양의 게이트 전극(32-1)은 제1도의 NMOS 트랜지스터 (M1)를 구성하고, 상기 전압 (VBL)이 공급되는 액티브 영역, 액티브-비트 라인 콘택 (30-2) 그리고 “h” 모양의 게이트 전극(32-1)은 NMOS 트랜지스터 (M2)를 구성한다. 상기 비트 라인 프리챠지/등화 및 절연부 (16)의 NMOS 트랜지스터 (M3)는 소오스와 드레인 (또는, 그와 반대)으로 작용하는 콘택들 (30-1) 및 (30-2) 및 그것들 사이에 위치하는 h” 모양의 게이트 전극(32-1)으로 구성된다. 그리고, 액티브-비트 라인 콘택들 (30-2) 및 (30-3)과 그것들 사이에 위치하는 “l” 모양의 게이트 전극 (32-2)은 NMOS 트랜지스터 (M4)를 구성한다. 전술한 바와 같이, 4개의 NMOS 트랜지스터 (M1)-(M4)은 제 1 액티브 영역 (26)에 형성된다. 상기 제 1 액티브 영역 (26)과 분리된 제 2 액티브 영역 (28)에는, 액티브-비트 라인 콘택들(30-4) 및 (30-5)과 그것들 사이에 위치하는 “l” 모양의 게이트 전극 (32-3)은 제1도의 NMOS 트랜지스터 (M5)로 구성한다. 여기서, “l” 모양의 게이트 전극 (32-2) 및 (32-3)은 제1도의 라인 (ISOL)에 공통으로 연결되고, “h” 모양의 게이트 전극(32-1)은 제1도의 라인 (PEQL)에 연결된다.
제3도는 제1도에 도시된 N-래치 감지 증폭부 (20)에 대한 본 발명의 바람직한 실시예에 따른 레이 아웃 구조를 보여준다. 여기서, 본 발명의 바람직한 실시예에 따른 레이 아웃의 디자인 율이 0.2㎛ (D20) 이하인 것으로 가정한다.
제3도를 참조하면, 4개의 비트 라인들 (또는, 2개의 비트 라인 쌍들)이 배열되는 폭 (W)을 가지는 N-래치 감지 증폭부 (20)에는, 분리된 2개의 액티브 영역들 (34) 및 (36)이 제공된다. 제 1 액티브 영역 (34)에는, 하나의 액티브-비트 라인 콘택 (38)과 하나의 액티브-메탈 콘택(40)이 형성된다. 상기 액티브-메탈 콘택(40)에는, 제1도의 감지 증폭 전압 (LAB)이 공급된다. 그리고, 상기 제 1 액티브 영역 (34)에는, 비트 라인 (BL)과 동일한 방향으로 그리고 “-” 모양 즉, 누운 일자형의 게이트 전극 (42)이 형성된다. 상기 액티브-메탈 콘택(40)이 형성된 액티브 영역과 상기 액티브-비트 라인 콘택 (38)이 형성된 영역 그리고 비트 라인-게이트 콘택 (39)를 통해서 비트 라인 (BL)에 연결된 상기 게이트 전극(42)은 N-래치 감지 증폭부 (20)의 NMOS 트랜지스터 (M11)를 구성한다. 상기 액티브-비트 라인 콘택 (38), 비트 라인-게이트 콘택 (39) 및 액티브-메탈 콘택(40)은 비트 라인 방향과 직교하는 방향으로 서로 일렬로 배열되지 않도록 비트 라인 방향으로 분산배치된다. 이와 같이, 상기 콘택들 (38)-(40) 중 어느 것들(예컨대, 38과 39, 또는 38과 40)도 비트 라인 방향과 직교하는 방향으로 일렬로 배치되지 않기 때문에 한 쌍의 비트 라인들 (BL) 및 (BLB) 간의 피치를 가능한 범위 내에서 최소로 줄일 수 있어서 메모리 장치 (또는 감지증폭기 회로)의 집적도를 높일 수 있다.
제 2 액티브 영역(36)에는, 하나의 액티브-비트 라인 콘택 (44)과 하나의 액티브-메탈 콘택 (46)이 형성된다. 여기서, 상기 액티브-메탈 콘택 (46)에는 , 제 1 액티브 영역 (34)에 공급되는 전압 (LAB)와 동일한 전압이 공급되고, 제3도에 도시된 바와 같이, 제 1 액티브 영역 (34)의 액티브-메탈 콘택(40)과 분리되어 있다. 상기 제 2 액티브 영역 (36)에는, 비트 라인-게이트 콘택 (41)을 통해서 비트 라인 (BLB)에 연결된 게이트 전극 (48)은 비트 라인 (BLB)과 동일한 방향으로 그리고 “-” 모양 즉, 누운 일자형의 게이트 전극 (48)이 형성된다. 상기 액티브-비트 라인 콘택 (44), 상기 메탈 콘택 (46) 그리고 상기 게이트 전극 (48)은 상기 N-래치 감지 증폭부(20)의 NMOS 트랜지스터 (M12)를 구성한다. 상기 액티브-비트 라인 콘택 (44), 비트 라인-게이트 콘택 (41) 및 액티브-메탈 콘택 (46)은 비트 라인 방향과 직교하는 방향으로 서로 일렬로 배열되지 않도록 비트 라인 방향으로 분산 배치된다. 이와 같이, 상기 콘택들 (41), (44) 및 (46) 중 어느 것들 (예컨대, 41과 44, 또는 44와 46)도 비트 라인 방향과 직교하는 방향으로 일렬로 배치되지 않기 때문에 한 쌍의 비트 라인들 (BL) 및 (BLB) 간의 피치를 가능한 범위 내에서 최소로 줄일 수 있어서 메모리 장치 (또는 감지증폭기 회로)의 집적도를 높일 수 있다.
제3도에 도시된 바와 같이, N-래치 감지 증폭부(20)의 제 1 액티브 영역 (34)과 관련된 각 구성요소들(즉, 34, 38, 39, 40, 42, BL 및 BLB)과 제 2 액티브 영역 (36)과 관련된 각 대응하는 구성요소들(즉, 36, 44, 41, 46, 48, BL 및 BLB)은 상기 제 1 및 제 2 액티브 영역들 (34) 및 (36)의 중심점(또는 N-래치 감지 증폭영역(20)의 무게 중심점)에 대해서 상호 점대칭의 관계에 있음을 볼 수 있다.
제4도는 제1도에 도시된 P-래치 감지 증폭부(22)에 대한 본 발명의 바람직한 실시예에 따른 레이 아웃 구조를 보여준다. 여기서, 본 발명의 바람직한 실시예에 따른 레이 아웃의 디자인 율이 0.2㎛ (D20) 이하인 것으로 가정한다.
제4도를 참조하면, 제1도의 PMOS 트랜지스터들 (M13) 및 (M14)이 형성되는 P-래치 감지 증폭 영역 (22)은 4개의 비트 라인들 즉, 2개의 비트 라인 쌍들이 배열되는 폭 (W)을 가진다. 상기 감지 증폭 영역 (22)에는, PMOS 트랜지스터(M13)가 형성되는 제 1 액티브 영역 (50)과, 이 제 1 액티브 영역 (50)과 분리되고 PMOS 트랜지스터 (M14)가 형성되는 제 2 액티브 영역 (52)이 제공된다. 상기 제 1 액티브 영역 (50)에는, 상기 PMOS 트랜지스터 (M13)에 대응하는 그리고 비트 라인 (BL)에 연결된 게이트 전극 (51)이 상기 비트 라인 (BL)과 동일한 방향으로 그리고 굽은 일자형으로 형성된다.
이 분야에 잘 알려진 바와 같이, PMOS 트랜지스터의 소오스/드레인은 DC를 통해서 비트 라인에 연결되는 대신에 메탈층 (56)을 통해서 연결된다. 그 결과, 제4도에 도시된 바와 같이, 제 1 액티브 영역(50)에 존재하는 비트 라인(BLB) 콘택 (58)은 메탈층 (56)을 통해서 제 1 액티브 영역(50)과 연결된다. 마찬가지로, 제 2 액티브 영역 (52)에 존재하는 비트 라인 (BL) 콘택 (60) 역시 메탈층 (62)을 통해서 제 2 액티브 영역 (52)과 연결된다. 상기 제 2 액티브 영역 (52)에는, 상기 PMOS 트랜지스터 (M14)에 대응하는 그리고 상기 비트 라인 (BLB)에 연결된 게이트 전극 (66)이 상기 비트 라인 (BLB)과 동일한 방향으로 그리고 굽은 일자형으로 형성된다. 그리고, 제 1 및 제 2 액티브 영역들 (50) 및 (52)에는, 제1도의 감지증폭 전압 (LA)의 공급을 위한 별개의 메탈 콘택들 (54) 및 (64)이 각각 형성된다.
제4도에 도시된 바와 같이, P-래치 감지 증폭 영역(22)의 제 1 액티브 영역 (50)과 관련된 각 구성요소들(즉, 50, 51, 54, 56, 58, BL 및 BLB)과 제 2 액티브 영역 (52)과 관련된 각 대응하는 구성요소들(즉, 52, 60, 62, 64, 66, BL 및 BLB)은 상기 제 1 및 제 2 액티브 영역들 (50) 및 (52)의 중심점(또는 P-래치 감지 증폭 영역(22)의 무게 중심점)에 대해서 상호 점대칭의 관계에 있음을 볼 수 있다.
상기 비트 라인 콘택들 (58) 및 (60), 메탈 콘택들 (54) 및 (64)은 비트 라인 방향과 직교하는 방향으로 서로 일렬로 배열되지 않도록 비트 라인 방향으로 분산 배치된다. 이와 같이, 상기 콘택들 (54), (58), (60) 및 (64) 중 어느 것들(예컨대, 58과 60)도 비트 라인 방향과 직교하는 방향으로 일렬로 배치되지 않기 때문에 한 쌍의 비트 라인들 (BL) 및 (BLB) 간의 피치를 가능한 범위 내에서 최소로 줄일 수 있어서 메모리 장치(또는 감지증폭기 회로)의 집적도를 높일 수 있다.
감지 증폭 블록을 구성하는 비트 라인 프리챠지/등화 및 절연 영역 및 P-래치 및 N-래치 감지 증폭 영역들에 형성되는 트랜지스터들이 제2도 내지 제4도에 도시된 바와 같이 레이 아웃됨으로써, 임의의 인접한 2 개의 비트 라인들 사이의 거리 즉, 피치가 감소되더라도, 초고집적 DRAM의 감지 증폭 블록이 4 개의 비트 라인들이 배열되는 영역 내에 배열될 수 있다.

Claims (5)

  1. 각각이 복수 개의 비트 라인 쌍들을 가지는 적어도 두 개의 메모리 셀 블록들과; 상기 메모리 셀 블록들 사이에 배열된 복수개의 감지 증폭 블록들 및; 2개의 비트 라인 쌍들이 배열되는 폭을 가지는 단위 프리챠지-절연 영역을 포함하되; 상기 각 감지 증폭 블럭은 2 개의 비트라인 프리챠지 트랜지스터들, 하나의 등화 트랜지스터 그리고 2개의 비트 라인 절연 트랜지스터들을 포함하면, 상기 트랜지스터들이 형성되는 상기 단위 프리챠지-절연 영역은, 상기 단위 프리챠지-절연 영역에 분리되도록 배열된 2개의 액티브 영역들 및, 상기 액티브 영역들에 배열된 5개의 액티브-비트 라인 콘택들을 포함하고, 상기 프리챠지 및 등화 트랜지스터들은 상기 액티브 영역들 중 하나에 배열되고, 상기 절연 트랜지스터들은 다른 하나의 액티브 영역에 배열되며, 상기 액티브-비트 라인 콘택들은 각 대응하는 액티브 영역들에서 비트 라인 방향과 직교하는 방향으로 일렬로 배열되지 않는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 트랜지스터들에 대응하는 3개의 게이트 전극들은 “h-1-1” 모양으로 상기 대응하는 액티브 영역들에 배열되고, 액티브-비트 라인 콘택들은 지그재그로 배열되는 반도체 메모리 장치.
  3. 각각이 복수 개의 비트 라인 쌍들을 가지는 적어도 두 개의 메모리 셀 블록들과; 상기 메모리 셀 블록들 사이에 배열된 복수개의 감지 증폭 블록들 및; 2개의 비트 라인 쌍들이 배열되는 폭을 가지는 단위 감지 증폭 영역을 포함하되; 상기 각 감지 증폭 블록은 소정의 감지-증폭 전압을 제공받는 2 개의 NMOS 트랜지스터들로 구성되는 N-래치 감지 증폭기를 가지며, 상기 NMOS 트랜지스터들이 형성되는 상기 단위 감지 증폭 영역은, 상기 단위 감지 증폭 영역에 배열되는 2 개의 액티브 영역들, 상기 감지 증폭 전압을 각각 공급받는 2 개의 액티브-메탈 콘택들 및, 상기 대응하는 액티브 영역들에 각각 배열된 2 개의 액티브-비트 라인 콘택들, 상기 대응하는 액티브 영역들에 각각 배열된 2개의 비트 라인-게이트 콘택들을 포함하고, 상기 NMOS 트랜지스터들은 상기 대응하는 액티브 영역들에 각각 배열되며, 상기 대응하는 액티브 영역들에 각각 배열되고, 상기 NMOS 트랜지스터들에 각각 대응하는 2 개의 게이트 전극들은 비트 라인 방향으로 상기 대응하는 액티브 영역들에 배열되고 펼쳐진 모양을 갖고, 상기 액티브-메탈 콘택들, 상기 액티브-비트 라인 콘택들 및 상기 비트 라인-게이트 콘택들은 각 대응하는 액티브 영역들에서 비트 라인 방향과 직교하는 방향으로 일렬로 배열되지 않으며, 상기 제 1 액티브 영역과 관련된 각 구성요소들과 상기 제 2 액티브 영역과 관련된 각 대응하는 구성요소들은 상기 제 1 및 제 2 액티브 영역들의 중심점에 대해서 상호 점대칭의 관계에 있는 반도체 메모리 장치.
  4. 각각이 복수 개의 비트 라인 쌍들을 가지는 적어도 두 개의 메모리 셀 블록들과; 상기 메모리 셀 블록들 사이에 배열된 복수개의 감지 증폭 블록들 및; 2개의 비트 라인 쌍들이 배열되는 폭을 가지는 단위 감지 증폭 영역을 포함하되; 상기 각 감지 증폭 블록은 소정의 감지-증폭 전압을 제공받는 2 개의 PMOS 트랜지스터들로 구성되는 P-래치 감지 증폭기를 가지며, 상기 PMOS 트랜지스터들이 형성되는 상기 단위 감지 증폭 영역은, 상기 단위 감지 증폭 영역에 배열되는 2 개의 액티브 영역들, 상기 감지 증폭 전압을 각각 공급받는 2 개의 액티브-메탈 콘택들 및, 상기 대응하는 액티브 영역들에 각각 배열된 2 개의 액티브-비트 라인 콘택들을 포함하고, 상기 PMOS 트랜지스터들은 상기 대응하는 액티브 영역들에 각각 배열되며, 상기 대응하는 액티브 영역들에 각각 배열되고, 상기 PMOS 트랜지스터들에 각각 대응하는 2 개의 게이트 전극들은 비트 라인 방향으로 상기 대응하는 액티브 영역들에 배열되고 펼쳐진 모양을 갖고, 상기 액티브-메탈 콘택들, 상기 액티브-비트 라인 콘택들 및 상기 비트 라인-게이트 콘택들은 각 대응하는 액티브 영역들에서 비트 라인 방향과 직교하는 방향으로 일렬로 배열되지 않으며, 상기 제 1 액티브 영역과 관련된 각 구성요소들과 상기 제 2 액티브 영역과 관련된 각 대응하는 구성요소들은 상기 제 1 및 제 2 액티브 영역들의 중심점에 대해서 상호 점대칭의 관계에 있는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 2 개의 액티브 영역들은, 상기 대응하는 비트 라인들에 메탈 층들을 통해서 각각 연결되어서 상기 액티브-비트 라인 콘택들을 형성하는 반도체 메모리 장치.
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