JPH02181964A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH02181964A JPH02181964A JP1002456A JP245689A JPH02181964A JP H02181964 A JPH02181964 A JP H02181964A JP 1002456 A JP1002456 A JP 1002456A JP 245689 A JP245689 A JP 245689A JP H02181964 A JPH02181964 A JP H02181964A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
に係り、特に高密度ＤＲＡＭでのビット線センスアンプ
部の改良に関する。
に係り、特に高密度ＤＲＡＭでのビット線センスアンプ
部の改良に関する。
（従来の技術）
１トランジスタ／１キヤパシタのメモリセル構造を持つ
ＤＲＡＭは近年著しく大容量化が進んでいる。ＤＲＡＭ
の大容量化に伴い、メモリセル寸法の縮小や記憶データ
を読み出すビット線対の線幅、線間隔の微細化が顕著で
ある。
ＤＲＡＭは近年著しく大容量化が進んでいる。ＤＲＡＭ
の大容量化に伴い、メモリセル寸法の縮小や記憶データ
を読み出すビット線対の線幅、線間隔の微細化が顕著で
ある。
従来のＤＲＡＭの代表的なコア回路構成を第１２図に示
す。メモリセルアレイ１は、複数のビット線対ＢＬ、Ｂ
Ｌとこれらと交差する複数本のワード線ＷＬ、およびこ
れらの交点位置に配置された複数のメモリセル２により
構成される。
す。メモリセルアレイ１は、複数のビット線対ＢＬ、Ｂ
Ｌとこれらと交差する複数本のワード線ＷＬ、およびこ
れらの交点位置に配置された複数のメモリセル２により
構成される。
このメモリセルアレイ１に対して、各ビット線対ＢＬ、
ＢＬを介してメモリセル２とデータのやりとりを行うビ
ット線センスアンプとして、ＰＳＡ、、ＰＳＡ、、−・
・で示されるＰＭＯＳセンスアンプ列５と、Ｎ５Ａｏ、
ＮＳＡ、、・・・で示されるＮＭＯＳセンスアンプ列４
が配置される。
ＢＬを介してメモリセル２とデータのやりとりを行うビ
ット線センスアンプとして、ＰＳＡ、、ＰＳＡ、、−・
・で示されるＰＭＯＳセンスアンプ列５と、Ｎ５Ａｏ、
ＮＳＡ、、・・・で示されるＮＭＯＳセンスアンプ列４
が配置される。
ＰＭＯＳセンスアンプは、２個のｐチャネルＭＯＳトラ
ンジスタを用いて構成されたフリップフロップであり、
ＮＭＯＳセンスアンプは２個のｎチャネルＭＯＳトラン
ジスタを用いて構成されたフリップフロップである。ｐ
型シリコン基板を用いた場合、ＮＭＯＳセンスアンプ列
４はこの基板上に形成され、ＰＭＯＳセンスアンプ列３
は基板に形成されたｎ型ウェル３に形成される。
ンジスタを用いて構成されたフリップフロップであり、
ＮＭＯＳセンスアンプは２個のｎチャネルＭＯＳトラン
ジスタを用いて構成されたフリップフロップである。ｐ
型シリコン基板を用いた場合、ＮＭＯＳセンスアンプ列
４はこの基板上に形成され、ＰＭＯＳセンスアンプ列３
は基板に形成されたｎ型ウェル３に形成される。
前述のように人容ｆｆｉＤＲＡＭでは、メモリセルサイ
ズやビット線幅１量隔がますます微細になっているが、
ビット線センスアンプに用いられるＭＯＳ）ランジスタ
はその素子特性や素子加工精度等に制限されて設計ルー
ルが厳しく、微細化が難しい。このため、第１２図に示
されるように各ビット線対ＢＬ、ＢＬに一個ずっＮＭＯ
ＳセンスアンプとＰＭＯＳセンスアンプを配置する構成
では、設計、製造が困難になってきている。
ズやビット線幅１量隔がますます微細になっているが、
ビット線センスアンプに用いられるＭＯＳ）ランジスタ
はその素子特性や素子加工精度等に制限されて設計ルー
ルが厳しく、微細化が難しい。このため、第１２図に示
されるように各ビット線対ＢＬ、ＢＬに一個ずっＮＭＯ
ＳセンスアンプとＰＭＯＳセンスアンプを配置する構成
では、設計、製造が困難になってきている。
そこでビット線センスアンプ部の設計ルールを緩和する
ために近年用いられているのが、第１３図に示す分割セ
ンスアンプ方式である。この方式では、ビット線センス
アンプをメモリセルアレイ１の両側に分割して、二つの
ＰＭＯＳセンスアンプ列５１．５２と二つのＮＭＯＳセ
ンスアンプ列４１．４２を配置する。メモリセルアレイ
１のビット線対ＢＬ、ＢＬは隣接するものが交互にメモ
リセルアレイ１の両側に引出される。この方式によれば
、センスアンプは２対のビット線に一つの割合いで配置
すればよく、第１２図の場合に比べてビット線センスア
ンプの設計は容易になる。
ために近年用いられているのが、第１３図に示す分割セ
ンスアンプ方式である。この方式では、ビット線センス
アンプをメモリセルアレイ１の両側に分割して、二つの
ＰＭＯＳセンスアンプ列５１．５２と二つのＮＭＯＳセ
ンスアンプ列４１．４２を配置する。メモリセルアレイ
１のビット線対ＢＬ、ＢＬは隣接するものが交互にメモ
リセルアレイ１の両側に引出される。この方式によれば
、センスアンプは２対のビット線に一つの割合いで配置
すればよく、第１２図の場合に比べてビット線センスア
ンプの設計は容易になる。
しかしながらこの第１３図の方式でも、次のような問題
がある。それは、ＰＭＯＳセンスアンプ列をメモリセル
アレイ１の両側に分割するためには、ＰＭＯＳセンスア
ンプ部を他の回路領域から分離するためそれぞれの領域
にｎ型ウェル３１゜３２を形成する必要があることであ
る。これが、大容量ＤＲＡＭにとって集積度の点で大き
い問題になることを、次に具体的に説明する。
がある。それは、ＰＭＯＳセンスアンプ列をメモリセル
アレイ１の両側に分割するためには、ＰＭＯＳセンスア
ンプ部を他の回路領域から分離するためそれぞれの領域
にｎ型ウェル３１゜３２を形成する必要があることであ
る。これが、大容量ＤＲＡＭにとって集積度の点で大き
い問題になることを、次に具体的に説明する。
第１４図は、第１３図における一つのＰＭＯＳセンスア
ンプ列内の隣接する二つのセンスアンプ部の回路図であ
り、第１５図（ａ）（ｂ）はこれに対応するレイアウト
と断面図である。図に示すように、センスアンプを構成
するＭＯＳトランジスタ対（Ｔ ｒｌ、 Ｔ ｒ２）
（Ｔ ｒ３． Ｔ ｒ４）が、ビット線方向に細長い
ゲート電極をもってビット線方向に２段に配置される。
ンプ列内の隣接する二つのセンスアンプ部の回路図であ
り、第１５図（ａ）（ｂ）はこれに対応するレイアウト
と断面図である。図に示すように、センスアンプを構成
するＭＯＳトランジスタ対（Ｔ ｒｌ、 Ｔ ｒ２）
（Ｔ ｒ３． Ｔ ｒ４）が、ビット線方向に細長い
ゲート電極をもってビット線方向に２段に配置される。
ＭＯＳ）ランジスタ対のソースは共通にセンスアンプ駆
動信号線φ２に接続される。この駆動信号線φＰは図示
しない活性化用ＭＯ３）−ランジスタを介して電源ＶＣ
Ｃに接続される。第１５図（ｂ）の断面図に示すように
このＰＭＯＳセンスアンプ領域はｐ型シリコン基板２１
にｎ型ウェル２２を形成してこの中に形成される。ＭＯ
Ｓ）ランジスタのソース、ドレインとなる拡散層が０．
５μｍ程度の深さで形成されるのに対してこのｎ型ウェ
ル２２は通常数μｍの深さをもって形成される。また、
ＣＭＯＳ特有のラッチアップ現象を防止する必要がある
ことから、ｎ型ウェル２２内のｐ中型拡散層２４からｎ
型つエル２２の境界まで（距離２）、ｐ型基板２１内の
ｎ十型拡散層２６からｎ型ウェル２２の境界まで（距離
３）をある程度以上長くしなければならず、ｐ十型拡散
層２４からｎ十型拡散層２６まで（距離１）は通常、１
０μｍ近く必要とする。トランジスタのチャネル長や各
配線の線幅１間隔がプロセス技術の向上によりサブミク
ロンの寸法になっていることを考えると、ウェル分離に
要する寸法が如何に大きいかがわかる。
動信号線φ２に接続される。この駆動信号線φＰは図示
しない活性化用ＭＯ３）−ランジスタを介して電源ＶＣ
Ｃに接続される。第１５図（ｂ）の断面図に示すように
このＰＭＯＳセンスアンプ領域はｐ型シリコン基板２１
にｎ型ウェル２２を形成してこの中に形成される。ＭＯ
Ｓ）ランジスタのソース、ドレインとなる拡散層が０．
５μｍ程度の深さで形成されるのに対してこのｎ型ウェ
ル２２は通常数μｍの深さをもって形成される。また、
ＣＭＯＳ特有のラッチアップ現象を防止する必要がある
ことから、ｎ型ウェル２２内のｐ中型拡散層２４からｎ
型つエル２２の境界まで（距離２）、ｐ型基板２１内の
ｎ十型拡散層２６からｎ型ウェル２２の境界まで（距離
３）をある程度以上長くしなければならず、ｐ十型拡散
層２４からｎ十型拡散層２６まで（距離１）は通常、１
０μｍ近く必要とする。トランジスタのチャネル長や各
配線の線幅１間隔がプロセス技術の向上によりサブミク
ロンの寸法になっていることを考えると、ウェル分離に
要する寸法が如何に大きいかがわかる。
このように第１３図の分割センスアンプ方式は、設計ル
ールが緩和される反面、ＰＭＯＳセンスアンプを分割す
るために１個のメモリセルアレイに対して２個のｎ型ウ
ェルが必要となり、ウェル分離に大きい面積が消費され
る。特に大容量ＤＲＡＭではメモリセルアレイをビット
線方向に８個或いは１６個という複数ブロックに分割す
ることが高速動作を確保するためにも必須であり、多数
に分割された各メモリセルアレイに対して２個ずつｎ型
ウェルを設けることは、高集積化を大きく妨げる原因に
なる。
ールが緩和される反面、ＰＭＯＳセンスアンプを分割す
るために１個のメモリセルアレイに対して２個のｎ型ウ
ェルが必要となり、ウェル分離に大きい面積が消費され
る。特に大容量ＤＲＡＭではメモリセルアレイをビット
線方向に８個或いは１６個という複数ブロックに分割す
ることが高速動作を確保するためにも必須であり、多数
に分割された各メモリセルアレイに対して２個ずつｎ型
ウェルを設けることは、高集積化を大きく妨げる原因に
なる。
（発明が解決しようとする課題）
以上のように従来のＤＲＡＭのコア回路構成法では、設
計ルールを緩和するようなビット線センスアンプ配置を
とるとウェル領域の数が増加し、レイアウト面積が大き
く増大する、という問題があった。
計ルールを緩和するようなビット線センスアンプ配置を
とるとウェル領域の数が増加し、レイアウト面積が大き
く増大する、という問題があった。
本発明はこの様な点に鑑みなされたもので、ビット線セ
ンスアンプ部の設計ルールを緩和しながらしかもウェル
数の増加させず、もってチップ面積を有効利用して一層
の大容量化を可能としたＤＲＡＭを提供することを目的
とする。
ンスアンプ部の設計ルールを緩和しながらしかもウェル
数の増加させず、もってチップ面積を有効利用して一層
の大容量化を可能としたＤＲＡＭを提供することを目的
とする。
［発明の構成］
（課題を解決するための手段）
本発明は、複数個に分割されたメモリセルアレイの複数
のビット線対に対して第１導電チャネルＭＯＳトランジ
スタを用いて構成された第１のセンスアンプ列と第２導
電チャネルＭｏＳトランジスタを用いて構成された第２
のセンスアンプ列が設けられるＤＲＡＭにおいて、各メ
モリセルアレイの複数のビット線対は交互に両側に引出
し、第１のセンスアンプ列は各メモリセルアレイの両側
に分割して２列配置し、第２のセンスアンプ列は各メモ
リセルアレイの内部または一方の端部に設けられた一つ
の第１導電型ウェル内に集めて２列配置したことを特徴
とする。
のビット線対に対して第１導電チャネルＭＯＳトランジ
スタを用いて構成された第１のセンスアンプ列と第２導
電チャネルＭｏＳトランジスタを用いて構成された第２
のセンスアンプ列が設けられるＤＲＡＭにおいて、各メ
モリセルアレイの複数のビット線対は交互に両側に引出
し、第１のセンスアンプ列は各メモリセルアレイの両側
に分割して２列配置し、第２のセンスアンプ列は各メモ
リセルアレイの内部または一方の端部に設けられた一つ
の第１導電型ウェル内に集めて２列配置したことを特徴
とする。
（作用）
本発明によれば、ビット線対を交互にメモリセルアレイ
の両側に引出してセンスアンプ列を２列ずつ設ける分割
センスアンプ方式により、コア回路部の設計ルールを緩
和することができる。しかもこの場合、ウニ／Ｌｙによ
る分離を必要とするセンスアンプ列は一つのウェルにま
とめて２列配置することにより、ウェル数の増加がなく
、従ってチップ面積を有効利用して大言ｉＤＲＡＭを実
現することができる。
の両側に引出してセンスアンプ列を２列ずつ設ける分割
センスアンプ方式により、コア回路部の設計ルールを緩
和することができる。しかもこの場合、ウニ／Ｌｙによ
る分離を必要とするセンスアンプ列は一つのウェルにま
とめて２列配置することにより、ウェル数の増加がなく
、従ってチップ面積を有効利用して大言ｉＤＲＡＭを実
現することができる。
（実施例）
以下、本発明の詳細な説明する。実施例では、第１導電
型がｎ型、第２導電型がｐ型であり、ｐ型シリコン基板
にｎ型ウェルを形成してこの中にＰＭＯＳセンスアンプ
を形成する場合を説明する。
型がｎ型、第２導電型がｐ型であり、ｐ型シリコン基板
にｎ型ウェルを形成してこの中にＰＭＯＳセンスアンプ
を形成する場合を説明する。
第１図は、一実施例のＤＲＡＭコア回路の要部構成を示
す。メモリセルアレイは複数個のメモリセルアレイ（サ
ブセルアレイ）に分割されており、図に示すメモリセル
アレイ１ （１１１１２）はその一つである。複数本の
ビット線対ＢＬ、ＢＬとこれと交差する複数経本のワー
ド線ＷＬの各交点位置に１個のＭＯＳトランジスタと１
個のキャパシタからなるメモリセル２が配置されている
。複数本のビット線は、−本おきに対を構成して、奇数
番目の対ＢＬｏ、ＢＬ、、ＢＬ２．ＢＬ２． ・・・が
メモリセルアレイ１の右端から引出され、偶数番目のも
のＢＬｌ、ＢＬｌ、ＢＬ３．ＢＬ３．・・・は左端から
引出されている。メモリセルアレイ１の左側に１つのＮ
ＭＯＳセンスアンプ列４１が配置され、右側にもう１つ
のＮＭＯＳセンスアンプ列４２が配置されて、それぞれ
のＮＭＯＳセンスアンプにメモリセルアレイ１から引出
されたビット線対ＢＬ、ＢＬが接続されている。ＰＭＯ
Ｓセンスアンプは、メモリセルアレイ１の内部、即ちこ
の実施例では中心部で２分されたメモリセルアレイ１１
．１２の間に設けられた一つのｎ型ウェル３内に集めら
れて、ビット線対の偶数番目用のＰＭＯＳセンスアンプ
列５□と奇数番目用のＰＭＯＳセンスアンプ列５２の２
列に分けて配置されている。
す。メモリセルアレイは複数個のメモリセルアレイ（サ
ブセルアレイ）に分割されており、図に示すメモリセル
アレイ１ （１１１１２）はその一つである。複数本の
ビット線対ＢＬ、ＢＬとこれと交差する複数経本のワー
ド線ＷＬの各交点位置に１個のＭＯＳトランジスタと１
個のキャパシタからなるメモリセル２が配置されている
。複数本のビット線は、−本おきに対を構成して、奇数
番目の対ＢＬｏ、ＢＬ、、ＢＬ２．ＢＬ２． ・・・が
メモリセルアレイ１の右端から引出され、偶数番目のも
のＢＬｌ、ＢＬｌ、ＢＬ３．ＢＬ３．・・・は左端から
引出されている。メモリセルアレイ１の左側に１つのＮ
ＭＯＳセンスアンプ列４１が配置され、右側にもう１つ
のＮＭＯＳセンスアンプ列４２が配置されて、それぞれ
のＮＭＯＳセンスアンプにメモリセルアレイ１から引出
されたビット線対ＢＬ、ＢＬが接続されている。ＰＭＯ
Ｓセンスアンプは、メモリセルアレイ１の内部、即ちこ
の実施例では中心部で２分されたメモリセルアレイ１１
．１２の間に設けられた一つのｎ型ウェル３内に集めら
れて、ビット線対の偶数番目用のＰＭＯＳセンスアンプ
列５□と奇数番目用のＰＭＯＳセンスアンプ列５２の２
列に分けて配置されている。
第２図は、この実施例におけるＰＭＯＳセンスアンプ列
の部分の等価回路であり、第３図はそのレイアウトであ
る。ＰＭＯＳセンスアンプＰＳＡｏ、ＰＳＡｌ、ＰＳＡ
２．ＰＳＡ３． ・・・を構成する二つずつのｐチャネ
ルＭＯ８）ランジスタ（Ｔｒｌ、 Ｔｒ２） 、 （
Ｔｒ３． Ｔｒ４） 、 （Ｔｒ５゜Ｔｒｙ） 、
（Ｔｒ７． Ｔｒｙ） 、 −−・−・・は図に示す
ようにビット線方向に細長いゲート電極をもってビット
線方向にならんで配置されている。即ち２列のＰＭＯＳ
センスアンプ列５．．５２で４段のＭＯＳトランジスタ
がビット線方向に配列される。
の部分の等価回路であり、第３図はそのレイアウトであ
る。ＰＭＯＳセンスアンプＰＳＡｏ、ＰＳＡｌ、ＰＳＡ
２．ＰＳＡ３． ・・・を構成する二つずつのｐチャネ
ルＭＯ８）ランジスタ（Ｔｒｌ、 Ｔｒ２） 、 （
Ｔｒ３． Ｔｒ４） 、 （Ｔｒ５゜Ｔｒｙ） 、
（Ｔｒ７． Ｔｒｙ） 、 −−・−・・は図に示す
ようにビット線方向に細長いゲート電極をもってビット
線方向にならんで配置されている。即ち２列のＰＭＯＳ
センスアンプ列５．．５２で４段のＭＯＳトランジスタ
がビット線方向に配列される。
ひとつのＰＭＯＳセンスアンプ例えばＰＳＡＯに着目す
ると、ＭＯＳトランジスタＴｒ１．Ｔｒ２のゲート電極
１１１．１１２はそれぞれビット線ＢＬ、、ＢＬ、にコ
ンタクト部１２１，１２２で接続され、ドレインはコン
タクト部１３１１３２でそれぞれビット線ＢＬｏ、ＢＬ
ｏに接続されている。これらのソースはコンタクト部１
４１．１４２でワード線方向に連続的に配設される共通
ソース配線φＰに接続される。ワード線方向について見
ると、ＭＯＳ）ランジスタは４本のビット線に一個の割
合いで配置されることになる。
ると、ＭＯＳトランジスタＴｒ１．Ｔｒ２のゲート電極
１１１．１１２はそれぞれビット線ＢＬ、、ＢＬ、にコ
ンタクト部１２１，１２２で接続され、ドレインはコン
タクト部１３１１３２でそれぞれビット線ＢＬｏ、ＢＬ
ｏに接続されている。これらのソースはコンタクト部１
４１．１４２でワード線方向に連続的に配設される共通
ソース配線φＰに接続される。ワード線方向について見
ると、ＭＯＳ）ランジスタは４本のビット線に一個の割
合いで配置されることになる。
ＮＭＯＳセンス７２１列４．．４２については具体的に
示さないが、メモリセルアレイ１の両側に分けてレイア
ウトされる。
示さないが、メモリセルアレイ１の両側に分けてレイア
ウトされる。
従ってこの実施例では、従来の第１３図の場合と同様に
ビット線４本に一個の割合いでセンスアンプ・トランジ
スタが配置されるから、ビット線幅１量隔が小さいもの
であってもレイアウト設計は容易である。そしてこの実
施例の場合、第１３図と異なりＰＭＯＳセンスアンプ用
のｎ型ウェルは一つで済む。即ち、ｎ型ウェルとｐ型基
板の境界の数は４から２に減少し、一つのメモリセルア
レイに対してウェル分離に要する幅（距離１）が１／２
に縮小される。これによるチップ面積縮小の効果は絶大
である。
ビット線４本に一個の割合いでセンスアンプ・トランジ
スタが配置されるから、ビット線幅１量隔が小さいもの
であってもレイアウト設計は容易である。そしてこの実
施例の場合、第１３図と異なりＰＭＯＳセンスアンプ用
のｎ型ウェルは一つで済む。即ち、ｎ型ウェルとｐ型基
板の境界の数は４から２に減少し、一つのメモリセルア
レイに対してウェル分離に要する幅（距離１）が１／２
に縮小される。これによるチップ面積縮小の効果は絶大
である。
具体的に数値例を挙げる。ＤＲＡＭチップ内でメモリセ
ルアレイが例えばビット線方向に１６ＷＩに分割されて
いるとする。ウェル分離幅（距離１）が１０μｍとする
と、１６個のメモリセルアレイが並んだ場合、従来の第
１３図のレイアウトと比較して、 １８Ｘ ｔｏ ［ｔｔ ｍ コ Ｘ２ −３２
０ ［μ ｍ］ ＝ＯＪ２ Ｃ＋ｖｓ］のチッ
プサイズ縮小が可能になる。ＤＲＡＭの一層の大容量化
、高速化のためメモリセルアレイの分割数が３２個、６
４個と増えると、０．６４［ｍ■］ 、 １． ２８
［ｍｍ］とチップサイズの削減が図られることになる
。
ルアレイが例えばビット線方向に１６ＷＩに分割されて
いるとする。ウェル分離幅（距離１）が１０μｍとする
と、１６個のメモリセルアレイが並んだ場合、従来の第
１３図のレイアウトと比較して、 １８Ｘ ｔｏ ［ｔｔ ｍ コ Ｘ２ −３２
０ ［μ ｍ］ ＝ＯＪ２ Ｃ＋ｖｓ］のチッ
プサイズ縮小が可能になる。ＤＲＡＭの一層の大容量化
、高速化のためメモリセルアレイの分割数が３２個、６
４個と増えると、０．６４［ｍ■］ 、 １． ２８
［ｍｍ］とチップサイズの削減が図られることになる
。
本発明の他の実施例を以下にいくつか説明する。
以下の実施例において、先の実施例と対応する部分には
同じ符号を付して詳細な説明は省略する。
同じ符号を付して詳細な説明は省略する。
第４図は、第２の実施例のＤＲＡＭコア回路構成であり
、第５図はその要部を示す等価回路図、第６図は同じく
レイアウトである。先の実施例では、一つのビット線対
間に他のビット線対の一本を挿入する形のビット線レイ
アウトをとったのに対し、この実施例では複数本のビッ
ト線の互いに隣接するもの同士を対としている。それ以
外は先の実施例と同様である。従ってこの実施例でも先
の実施例と同様の効果が得られる。
、第５図はその要部を示す等価回路図、第６図は同じく
レイアウトである。先の実施例では、一つのビット線対
間に他のビット線対の一本を挿入する形のビット線レイ
アウトをとったのに対し、この実施例では複数本のビッ
ト線の互いに隣接するもの同士を対としている。それ以
外は先の実施例と同様である。従ってこの実施例でも先
の実施例と同様の効果が得られる。
第７図は、第３の実施例のＤＲＡＭコア回路構成を示す
。第８図はその要部の等価回路であり、第９図は同じく
レイアウトである。この実施例は基本的に第２の実施例
と同様である。第２の実施例と異なる点は、ビット線対
ＢＬ１．ＢＬ１゜ＢＬ３．ＢＬ３をそれぞれメモリセル
アレイ１の中間位置即ち第２のセンスアンプ列上で交差
させていることである。このビット線の交差は、第９図
に示されるようにＭｏＳトランジスタ領域を利用してビ
ット線をゲート電極上を横切らせることにより、格別の
交差用配線層やそのための工程を付加することなく行う
ことができる。
。第８図はその要部の等価回路であり、第９図は同じく
レイアウトである。この実施例は基本的に第２の実施例
と同様である。第２の実施例と異なる点は、ビット線対
ＢＬ１．ＢＬ１゜ＢＬ３．ＢＬ３をそれぞれメモリセル
アレイ１の中間位置即ち第２のセンスアンプ列上で交差
させていることである。このビット線の交差は、第９図
に示されるようにＭｏＳトランジスタ領域を利用してビ
ット線をゲート電極上を横切らせることにより、格別の
交差用配線層やそのための工程を付加することなく行う
ことができる。
この実施例によっても先の実施例と同様の効果が得られ
る。またＤＲＡＭの大容量化により扱う信号が小さくな
り、ビット線間隔が小さくなると、ビット線間容量によ
る相互干渉が大きいノイズとなる。この実施例のように
ビット線対を中間点で交差させることによって、ビット
線間容量による干渉ノイズを効果的に抑制することがで
きる。
る。またＤＲＡＭの大容量化により扱う信号が小さくな
り、ビット線間隔が小さくなると、ビット線間容量によ
る相互干渉が大きいノイズとなる。この実施例のように
ビット線対を中間点で交差させることによって、ビット
線間容量による干渉ノイズを効果的に抑制することがで
きる。
第１０図は、第４の実施例のＤＲＡＭコア回路構成であ
る。これは第４図の実施例を変形したもので、ＰＭＯＳ
センスアンプ列５０，５□をメモリセルアレイ１の内部
ではなく、一方の端部に設けた一つのｎ型ウェル３にま
とめて形成している。
る。これは第４図の実施例を変形したもので、ＰＭＯＳ
センスアンプ列５０，５□をメモリセルアレイ１の内部
ではなく、一方の端部に設けた一つのｎ型ウェル３にま
とめて形成している。
このようにしても、効果は変わらない。このことから更
に容易に類推されるように、ＰＭＯＳセンスアンプをま
とめて形成する位置は、メモリセルアレイ内にあってそ
の中心部からはずれた位置でもよいし、また、メモリセ
ルアレイ１の外のＮＭＯＳセンスアンプ列より外側であ
ってもよい。
に容易に類推されるように、ＰＭＯＳセンスアンプをま
とめて形成する位置は、メモリセルアレイ内にあってそ
の中心部からはずれた位置でもよいし、また、メモリセ
ルアレイ１の外のＮＭＯＳセンスアンプ列より外側であ
ってもよい。
同様のＰ Ｍ ＯＳセンスアンプ位置の選択は、第１図
の実施例のビット線配列を採用する場合にも可能である
。
の実施例のビット線配列を採用する場合にも可能である
。
以上の実施例では、一つのメモリセルアレイ部分のみ示
したが、複数のメモリセルアレイを配置する場合の好ま
しい実施例を第１１図に示す。基本構成は、第４図の実
施例のものである。図に示すようにＮＭＯＳセンスアン
プ列４は、隣接するメモリセルアレイで共用するように
、クロックφＴで選択されるトランスファゲートＭＯＳ
トランジスタを介して両側のメモリセルアレイに接続さ
れる。これによりＤＲＡＭ全体としてＮＭＯＳセンスア
ンプ列の数を減らすことができる。第１図、第７図およ
び第１０図の実施例の場合にも同様の構成法を採用する
ことができる。
したが、複数のメモリセルアレイを配置する場合の好ま
しい実施例を第１１図に示す。基本構成は、第４図の実
施例のものである。図に示すようにＮＭＯＳセンスアン
プ列４は、隣接するメモリセルアレイで共用するように
、クロックφＴで選択されるトランスファゲートＭＯＳ
トランジスタを介して両側のメモリセルアレイに接続さ
れる。これによりＤＲＡＭ全体としてＮＭＯＳセンスア
ンプ列の数を減らすことができる。第１図、第７図およ
び第１０図の実施例の場合にも同様の構成法を採用する
ことができる。
ちなみに、第１３図に示す従来例の構成で複数のメモリ
セルアレイを配列する場合に、隣接するメモリセルでＰ
ＭＯＳセンスアンプ列を共用する方式を採用することも
可能である。これにより、ｎ型ウェルの数を減らすこと
ができる。しかしこのＰＭＯＳセンスアンプの共用には
次のような問題がある。ＰＭＯＳセンスアンプはそもそ
も、ビット線に読み出した信号の“Ｈ゛レベル側電源電
圧ＶＣＣまで回復するために用いられる。そのためには
、共用ＰＭＯＳセンスアンプを選択するトランスファゲ
ート用ＭＯＳトランジスタでのしきい値電圧分の低下を
補償するべく、そのゲートには昇圧したクロック信号を
印加しなければならず、またトランスファゲートＭＯＳ
トランジスタでの抵抗により高速動作が妨げられる。
セルアレイを配列する場合に、隣接するメモリセルでＰ
ＭＯＳセンスアンプ列を共用する方式を採用することも
可能である。これにより、ｎ型ウェルの数を減らすこと
ができる。しかしこのＰＭＯＳセンスアンプの共用には
次のような問題がある。ＰＭＯＳセンスアンプはそもそ
も、ビット線に読み出した信号の“Ｈ゛レベル側電源電
圧ＶＣＣまで回復するために用いられる。そのためには
、共用ＰＭＯＳセンスアンプを選択するトランスファゲ
ート用ＭＯＳトランジスタでのしきい値電圧分の低下を
補償するべく、そのゲートには昇圧したクロック信号を
印加しなければならず、またトランスファゲートＭＯＳ
トランジスタでの抵抗により高速動作が妨げられる。
以上の実施例では専ら、ｐ型シリコン基板を用いてｎ型
ウェルを形成し、そのｎ型ウェル内にＰＭＯＳセンスア
ンプ列を形成する場合を説明した。本発明は、ｎ型シリ
コン基板を用いてｎ型ウェルを形成し、或いはｐ型シリ
コン基板にｎ型ウェルを形成して更にその中にｎ型ウェ
ルを形成して、これらのｎ型ウェルにＮＭＯＳセンスア
ンプ列を配置する構成をとる場合に有効である。この場
合は、ＮＭＯＳセンスアンプ列を一つのメモリセルアレ
イに一つ設けたｎ型ウェルにまとめることにより、上記
実施例と同様にウェル分離のためのチップサイズ増大を
効果的に抑制することができる。
ウェルを形成し、そのｎ型ウェル内にＰＭＯＳセンスア
ンプ列を形成する場合を説明した。本発明は、ｎ型シリ
コン基板を用いてｎ型ウェルを形成し、或いはｐ型シリ
コン基板にｎ型ウェルを形成して更にその中にｎ型ウェ
ルを形成して、これらのｎ型ウェルにＮＭＯＳセンスア
ンプ列を配置する構成をとる場合に有効である。この場
合は、ＮＭＯＳセンスアンプ列を一つのメモリセルアレ
イに一つ設けたｎ型ウェルにまとめることにより、上記
実施例と同様にウェル分離のためのチップサイズ増大を
効果的に抑制することができる。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果コ
以上述べたように本発明によれば、分割センスアンプ方
式によってコア回路回りの設計ルールを大幅に緩和しな
がら、しかもセンスアンプ用のウェル数を減らしてチッ
プ面積の有効利用を可能として、大官ＱＤＲＡＭを容易
に低コストで実現することができる。
式によってコア回路回りの設計ルールを大幅に緩和しな
がら、しかもセンスアンプ用のウェル数を減らしてチッ
プ面積の有効利用を可能として、大官ＱＤＲＡＭを容易
に低コストで実現することができる。
第１図は本発明の第１の実施例のＤＲＡＭコア回路の構
成を示す図、第２図はその要部構成を示す等価回路図、
第３図はそのレイアウトを示す図、第４図は第２の実施
例のＤＲＡＭコア回路構成を示す図、第５図はその要部
構成を示す等価回路図、第６図はそのレイアウトを示す
図、第７図は第３の実施例のＤＲＡＭコア回路の構成を
示す図、第８図はその要部構成を示す等価回路図、第９
図はそのレイアウトを示す図、第１０図は第４の実施例
のＤＲＡＭコア回路の構成を示す図、第１１図は第４図
の実施例のメモリセルアレイを複数個配列した状態の構
成例を示す図、第１２図は従来のＤＲＡＭＲＡＭコツ回
路合成例図、第１３図は改良された従来のＤＲＡＭコア
回路の構成例を示す図、第１４図はその要部構成を示す
等価回路図、第１５図（ａ）（ｂ）はそのレイアウトと
断面構造を示す図である。 １、．１２・・・メモリセルアレイ、２・・・メモリセ
ル、３−ｎ型ウェル、４４．４２−ＮＭＯＳセンスアン
プ列、５１ ５２・・・ＰＭＯＳセンスアンプ列、Ｂ
Ｌ、ＢＬ （ＢＬｏ、ＢＬｏ、ＢＬｌ。 Ｂ Ｌ 、 、 ＝・）−・・ビット線、ＷＬ （Ｗ
Ｌｏ、ＷＬｌ。 −）−・・ワード線、ＰＳＡ （ＰＳＡｏ、ＰＳＡ、。 、−）、・ＰＭＯＳセンスアンプ、ＮＳＡ （ＮＳＡｏ
。 Ｎ５ＡＩ 、 ・・・）・・・ＮＭＯＳセンスアンプ。 出願人代理人 弁理士 鈴江武彦
成を示す図、第２図はその要部構成を示す等価回路図、
第３図はそのレイアウトを示す図、第４図は第２の実施
例のＤＲＡＭコア回路構成を示す図、第５図はその要部
構成を示す等価回路図、第６図はそのレイアウトを示す
図、第７図は第３の実施例のＤＲＡＭコア回路の構成を
示す図、第８図はその要部構成を示す等価回路図、第９
図はそのレイアウトを示す図、第１０図は第４の実施例
のＤＲＡＭコア回路の構成を示す図、第１１図は第４図
の実施例のメモリセルアレイを複数個配列した状態の構
成例を示す図、第１２図は従来のＤＲＡＭＲＡＭコツ回
路合成例図、第１３図は改良された従来のＤＲＡＭコア
回路の構成例を示す図、第１４図はその要部構成を示す
等価回路図、第１５図（ａ）（ｂ）はそのレイアウトと
断面構造を示す図である。 １、．１２・・・メモリセルアレイ、２・・・メモリセ
ル、３−ｎ型ウェル、４４．４２−ＮＭＯＳセンスアン
プ列、５１ ５２・・・ＰＭＯＳセンスアンプ列、Ｂ
Ｌ、ＢＬ （ＢＬｏ、ＢＬｏ、ＢＬｌ。 Ｂ Ｌ 、 、 ＝・）−・・ビット線、ＷＬ （Ｗ
Ｌｏ、ＷＬｌ。 −）−・・ワード線、ＰＳＡ （ＰＳＡｏ、ＰＳＡ、。 、−）、・ＰＭＯＳセンスアンプ、ＮＳＡ （ＮＳＡｏ
。 Ｎ５ＡＩ 、 ・・・）・・・ＮＭＯＳセンスアンプ。 出願人代理人 弁理士 鈴江武彦
Claims (6)
- （１）複数個に分割されたメモリセルアレイを有し、メ
モリセルアレイの複数のビット線対に対して、第１導電
チャネルＭＯＳトランジスタを用いて構成された第１の
センスアンプ列と第２導電チャネルＭＯＳトランジスタ
を用いて構成された第２のセンスアンプ列が設けられた
ダイナミック型半導体記憶装置において、分割された各
メモリセルアレイの複数のビット線対は交互に両側に引
出され、第１のセンスアンプ列は各メモリセルアレイの
両側に分割されて２列配置され、第２のセンスアンプ列
は各メモリセルアレイの内部または一方の端に設けられ
た一つの第１導電型ウェル内に集めて２列配置されたこ
とを特徴とするダイナミック型半導体記憶装置。 - （２）複数のビット線は一本おきに対を構成して、互い
に隣接するビット線対がメモリセルアレイの両側に分れ
て引出されていることを特徴とする請求項１記載のダイ
ナミック型半導体記憶装置。 - （３）複数のビット線は隣接するもの同士で対を構成し
て、互いに隣接するビット線対がメモリセルアレイの両
側に分れて引出されていることを特徴とする請求項１記
載のダイナミック型半導体記憶装置。 - （４）センスアンプ列を構成する複数のＭＯＳトランジ
スタは、ビット線方向に細長いゲート電極をもって４本
のビット線に一個の割合いでワード線方向に配列され、
ビット線方向に４段配列されていることを特徴とする請
求項１記載のダイナミック型半導体記憶装置。 - （５）第１のセンスアンプ列は隣接する二つのメモリセ
ルアレイで共有されることを特徴とする請求項１記載の
ダイナミック型半導体記憶装置。 - （６）前記複数のビット線対の少なくとも一部が第２の
センスアンプ列上で交差していることを特徴とする請求
項１記載のダイナミック型半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002456A JP2739979B2 (ja) | 1989-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
| DE3937068A DE3937068C2 (de) | 1988-11-07 | 1989-11-07 | Dynamische Halbleiterspeicheranordnung |
| US08/272,284 US5644525A (en) | 1988-11-07 | 1994-07-08 | Dynamic semiconductor memory device having an improved sense amplifier layout arrangement |
| US08/832,818 US5859805A (en) | 1988-11-07 | 1997-04-04 | Dynamic semiconductor memory device having an improved sense amplifier layout arrangement |
| US09/165,190 US6147918A (en) | 1988-11-07 | 1998-10-02 | Dynamic semiconductor memory device having an improved sense amplifier layout arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002456A JP2739979B2 (ja) | 1989-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02181964A true JPH02181964A (ja) | 1990-07-16 |
| JP2739979B2 JP2739979B2 (ja) | 1998-04-15 |
Family
ID=11529799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002456A Expired - Lifetime JP2739979B2 (ja) | 1988-11-07 | 1989-01-09 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739979B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2007122834A (ja) * | 2005-10-31 | 2007-05-17 | Elpida Memory Inc | 半導体記憶装置 |
-
1989
- 1989-01-09 JP JP1002456A patent/JP2739979B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2007122834A (ja) * | 2005-10-31 | 2007-05-17 | Elpida Memory Inc | 半導体記憶装置 |
| US8022484B2 (en) | 2005-10-31 | 2011-09-20 | Elpida Memory, Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2739979B2 (ja) | 1998-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080123 Year of fee payment: 10 |
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