KR100215602B1 - 반도체 기억장치 - Google Patents

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KR100215602B1
KR100215602B1 KR1019950054471A KR19950054471A KR100215602B1 KR 100215602 B1 KR100215602 B1 KR 100215602B1 KR 1019950054471 A KR1019950054471 A KR 1019950054471A KR 19950054471 A KR19950054471 A KR 19950054471A KR 100215602 B1 KR100215602 B1 KR 100215602B1
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gate
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츠네오 이나바
다이사부로 다카시마
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

[목적] 종래와 동등 혹은 그 이상의 독출신호량을 확보하면서 대폭적인 저소비전력화, 고신뢰성, 고속화를 실현할 수 있는 DRAM을 제공하는 것을 목적으로 한다.
[구성] 이를 위해 본 발명은, 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이를 구비한 DRAM에 있어서, 메모리셀(MC)은 1개의 트랜지스터(QM)와 1개의 캐패시터(CM)로 구성되고, 트랜지스터(QM)의 게이트가 워드선(WL)에 접속되며, 드레인이 쌍을 이루는 비트선의 한쪽(BL1)에 접속되고, 소오스가 캐패시터(CM)의 제1단자에 접속되며, 캐패시터(CM)의 제2단자가 쌍을 이루는 비트선의 다른쪽(BL2)에 접속된 구성을 취하고, 또한 감지시에 있어서 메모리셀(MC)의 기억노드(SN)의 전위변동이 Vcc와 Vss의 범위내이도록 비트선전위의 진폭을 Vcc와 Vss의 차의 1/3이하로 설정한 것을 특징으로 한다.

Description

반도체 기억장치
제 1 도는 제 1 실시예에 따른 반도체 기억장치의 메모리셀을 나타낸 회로구성도,
제 2 도는 제1실시예에서의 독출·재기입동작을 설명하기 위한 도면,
제 3 도는 제 2 실시예에 따른 메모리셀 및 메모리셀 어레이의 회로구성도,
제 4 도는 제 3 실시예에 따른 메모리셀의 소자구조를 나타낸 도면,
제 5 도는 제 4 실시예에 따른 센스앰프 및 메모리셀의 회로구성도,
제 6 도는 제 4 실시예에서의 센스앰프의 동작을 설명하기 위한 도면,
제 7 도는 제 6 도의 동작파형을 기본으로 한 다른 동작을 나타낸 도면,
제 8 도는 제 5 실시예에 따른 센스앰프의 회로구성도,
제 9 도는 제 5 실시예에서의 센스앰프의 동작을 설명하기 위한 도면,
제 10 도는 제 6 실시예에 따른 센스앰프의 회로구성도,
제 11 도는 제 6 실시예에서의 센스앰프의 동작을 설명하기 위한 도면,
제 12 도는 제 7 실시예에 따른 센스앰프의 회로구성도,
제 13 도는 제 7 실시예에서의 센스앰프의 동작을 설명하기 위한 도면,
제 14 도는 종래의 메모리셀 구성 및 독출·재기입 시퀀스를 나타낸 도면,
제 15 도는 종래의 플립플롭형 센스앰프를 나타낸 회로구성도,
제 16 도는 제 8 실시예에 따른 센스앰프의 트랜지스터 배치를 나타낸 회로구
성도,
제 17 도는 제 16 도에서 나타낸 센스앰프의 레이아웃 배치도,
제 18 도는 제 16 도에서 나타낸 센스앰프의 다른 레이아웃 배치도,
제 19 도는 제 9 실시예에 따른 센스앰프의 트랜지스터 배치를 나타낸 회로구
성도,
제 20 도는 제 19 도에서 나타낸 센스앰프의 레이아웃 배치도,
제 21 도는 제 19 도에서 나타낸 센스앰프의 다른 레이아웃 배치도,
제 22 도는 제 4 실시예에서의 센스앰프의 일반적인 레이아웃 배치도,
제 23 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 24 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 25 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도.
제 26 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 27 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 28 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 29 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 30 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도,
제 31 도는 제 10 실시예에 따른 메모리셀의 소자구조를 나타낸 평면도와 단면도이다.
도면의 주요부분에 대한 부호의 설명
1 --- 셀 어레이, 2 --- 센스앰프회로,
MC --- 메모리셀, QM --- 셀 트랜지스터,
CM --- 셀 캐패시터,
PSA --- p형 트랜지스터로 이루어진 센스앰프,
NSA --- n형 트랜지스터로 이루어진 센스앰프,
BL --- 비트선, WL --- 워드선,
QTG --- 트랜스퍼 게이트,
Qn --- NSA를 구성하는 n형 트랜지스터,
Qp --- PSA를 구성하는 p형 트랜지스터,
VG --- 게이트, SAP --- p형 센스앰프 구동선,
/SAN --- n형 센스앰프 구동선, ψT,ψS --- 클럭,
EQL --- 이궐라이즈신호, INV --- 인버터회로.
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 다이내믹 RAM(DRAM)의 셀구성 및 센스앰프회로의 개량을 도모한 반도체 기억장치에 관한 것이다.
[종래의 기술]
종래, 메모리셀 구성 및 독출·재기입 시퀀스는 제14도에 나타낸 바와 같이 이루어져 있다. 즉, 제14도(a)에 나타낸 바와 같이 셀 트랜지스터(QM)의 게이트는 워드선(WL)에 접속되고, 드레인은 비트선(BL1)에 접속되며, 소오스는 셀 캐패시터(CM)의 일단에 접속되고, 셀 캐패시터(CM)의 타단은 플레이트전극(PL)에 접속되어 있다. 그리고, 상기 트랜지스터(QM) 및 캐패시터(CM)로 이루어진 메모리셀(MC)은 제14도(b)에 나타낸 신호에 의해 구동된다.
금후의 DRAM의 대용량화에 즈음하여, 소비전력의 증대를 억제하고, 디바이스의 신뢰성을 확보하기 위해 전원전압을 저하시킬 필요가 생기지만, 대용량화에 따른 소비전류의 증가에 의해 상기 종래의 메모리셀 및 독출·재기입방법에서는 소비전력을 억제하는 것이 곤란하다. 또, 상기 종래의 메모리셀에서는,셀용량이 일정하면 전원전압의 저하에 따라 독출신호량이 감소한다. 그러나,센스앰프 감도의 하한에 한계가 있는 점이나,α선에 의한 신호량의 감소 등을 고려하면, 어떤 레벨의 독출신호량은 필요불가결하고, 결과로서 셀 캐패시터의 용량을 증대시킬 필요가 있다.
한편, DRAM의 센스앰프로서 가장 많이 사용되고 있는 것으로, 제15도에 나타낸 플립플롭형 센스앰프가 있다. 이것은, 회로구성이 간단한 등 장점을 지닌 반면, 감지에 요하는 시간이 길어진다는 단점을 갖는다. 또, 금후 요구될 전원전압의 저전압화에 즈음해서는, 센스앰프를 구성하는 4개의 트랜지스터 (Qn1,Qn2,Qp1,Qp2)의 게이트·소오스간 전위차가 최대라도 전원전압의 1/2밖에 취해지지 않고, 또 트랜지스터의 임계치전압을 대폭적으로 저감하는 일은 현실적으로는 없기 때문에, 센스앰프동작은 더욱 느려진다.
예컨대, 비트선전위의 진폭을 1V로 한 경우, 센스앰프 트랜지스터의 게이트·소오스간에는 최대라도 0.5V의 전위차밖에 얻어지지 않는다. n형 트랜지스터(Qn1,Qn2)의 임계치전압이 0.6V, p형 트랜지스터(Qp1,Qp2)의 임계치전압이-0.6V라고 하면, 이들 트랜지스터는 이미 서브드레숄드(sub threshold)영역에서밖에 동작하지 않아 결과적으로 감지에 요하는 시간이 대폭적으로 증가하므로, 실용적인 감지속도가 얻어지지 않게 된다.
또, 감지시의 센스앰프 구동선의 전위는 메모리셀로의 기입전위와 같기 때문에, 이들 2개의 전위를 다르게 하는 것으로 하여 최적화하는 것은 불가능하였다.
이와 같이 종래의 DRAM에 있어서는, 전원전압을 저하시키면, 그에 비례하여 메모리셀로부터의 독출신호량이 감소한다. 독출신호량을 크게 하기 위해셀 캐패시터의 용량을 크게 하면, 소비전력의 증대를 초래하는 문제가 있었다.또, 종래의 플립플롭형 센스앰프는, 감지에 요하는 시간이 길어지고, 더욱이 저전원전압화가 곤란하다. 이들 문제점은, 센스앰프를 구성하는 4개의 트랜지스터의 게이트와 비트선이 접속되어 있기 때문에, 동작하는 트랜지스터의 게이트와 센스앰프 구동선 사이의 전위차가 충분히 취해지지 않는 것에 기인한다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 종래와 동등 혹은 그이상의 독출신호량을 확보하면서 대폭적인 저소비전력화, 고신뢰성, 고속화를 실현할 수 있는 반도체 기억장치를 제공하는 것을 그 목적으로 한다.
또, 본 발명의 다른 목적은, 감지동작의 고속화, 저전원전압화로의 대응및 저전원전압동작시의 감지동작의 고속화를 도모할 수 있는 반도체 기억장치를 제공함에 있다.
[발명의 구성 및 작용]
상기 과제를 해결하기 위해 본 발명은 다음과 같은 구성을 채용하고 있다.즉, 본 발명(제1발명)은, 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이를 구비한 반도체 기억장치에 있어서,상기 메모리셀은 1개의 트랜지스터와 1개의 캐패시터로 구성되고, 트랜지스터의 게이트가 워드선에 접속되며, 드레인이 쌍을 이루는 비트선의 한쪽에 접속되고, 소오스가 캐패시터의 제1단자에 접속되며, 캐패시터의 제2단자가 쌍을 이루는 비트선의 다른쪽에 접속된 구성을 취하고, 또한 감지시에 있어서, 메모리셀의 기억노드(storage node)의 전위변동이 제1전위와 제2전위의 범위내이도록 비트선전위의 진폭을 제1전위와 제2전위의 차의 1/3이하로 설정하여 이루어진 것을 특징으로 한다.
여기에서, 본 발명의 바람직한 실시태양으로서는 다음의 것을 들 수 있다.
(1) 메모리셀은, 절연막상의 실리콘층에 형성된 SOI구조인 것.
(2) 제1비트선이 메모리셀의 아래에 설치되고, 제2비트선이 메모리셀의 위에 설치되는 구조를 갖는 것.
(3) 제1비트선이 반도체의 확산층으로 구성되고, 그 제1비트선을 드레인으로 하는 SGT(Surrounding Gate Transistor)가 제1비트선의 위에 설치되며, SGT의 소오스에 접속되는 셀 캐패시터의 제1단자부가 SGT의 위에 설치되고, 셀 캐패시터의 제2단자에 접속되는 제2비트선이 셀 캐패시터의 위에 설치된 종형(縱型)의 구조를 갖는 것.
또, 본 발명(제2발명)은, 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이와, 상기 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개해서 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치된 플립플롭형 센스앰프회로를 구비한 반도체 기억장치에 있어서, 상기 센스앰프회로는, 게이트가 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제1비트선에 접속되고, 게이트가 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제2비트선에 접속되며, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되고, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되며, 제1의 p형 트랜지스터의 게이트가 제3트랜스퍼 게이트를 매개해서 제2비트선에 접속되고, 제2의 p형 트랜지스터의 게이트가 제4트랜스퍼 게이트를 매개해서 제1비트선에 접속된 구성을 취하는 것을 특징으로 한다.
여기에서, 본 발명의 바람직한 실시태양으로서는 다음의 것을 들 수 있다.
(1) 센스앰프회로의 동작에 있어서, 메모리셀로부터의 신호가 비트선에 독출된 후에 제1, 제2트랜스퍼 게이트를 오프시킴으로써 셀 어레이부의 비트선쌍과 제1, 제2비트선을 전기적으로 분리하고, 제1센스앰프 구동선의 전위를 제1전위로, 제2센스앰프 구동선의 전위를 제2전위로 하여 제1, 제2비트선의 전위를 제1, 제2전위로 감지하며, 그 후에 제3, 제4의 트랜스퍼 게이트를 오프로하여 제1의 n형 트랜지스터의 게이트 및 제1의 p형 트랜지스터의 게이트와 제2비트선을, 그리고 제2의 n형 트랜지스터의 게이트 및 제2의 p형 트랜지스터의 게이트와 제1비트선을 전기적으로 분리하여 게이트전위를 기억시키고, 그 후에 제1센스앰프 구동선의 전위를 제1, 제2전위의 범위내의 전위인 제3전위로 하며, 또 제2센스앰프 구동선의 전위를 제1, 제2전위의 범위내의 전위인 제4전위로 하고, 제1, 제2트랜스퍼 게이트를 온으로 하여 메모리셀의 제3전위 또는 제4전위를 재기입한다.
(2) 센스앰프회로의 동작에 있어서, 제1, 제2의 p형 트랜지스터와 제1, 제2의 n형 트랜지스터의 게이트전위를 기억시킨 후에, 제1, 제2비트선중 그 전위가 제1전위로 되어 있는 비트선의 전위를 제3전위 이하로 하고, 제1, 제2비트선중 그 전위가 제2전위로 되어 있는 비트선의 전위를 제4전위 이하로 하며,제1, 제2센스앰프 구동선중 그 전위가 제1전위로 되어 있는 센스앰프 구동선의 전위를 제3전위 이하로 하고, 제1, 제2센스앰프 구동선중 그 전위가 제2전위로되어 있는 센스앰프 구동선의 전위를 제4전위 이하로 하며, 그 후에 제1센스앰프 구동선의 전위를 제1, 제2전위의 범위내의 전위인 제3전위로 하고, 또 제2센스앰프 구동선의 전위를 제1, 제2전위의 범위내의 전위인 제4전위로 하며, 제1, 제2트랜스퍼 게이트를 온으로 하여 메모리셀로 제3전위 또는 제4전위를재 기 입 한다.
또, 본 발명(제3발명)은, 제2발명에 있어서, 제1의 n형 트랜지스터와 제2의 n형 트랜지스터를 비트선방향으로 분리하여 배치하고, 그들 사이에 제3트랜스퍼 게이트와 제4트랜스퍼 게이트를 비트선방향으로 분리하여 배치하며, 더욱이 그들 사이에 제1, 제2의 p형 트랜지스터를 배치하는 것을 특징으로 한다.
또, 본 발명(제4발명)은, 제2발명에 있어서, 제1의 p형 트랜지스터와 제2의 p형 트랜지스터를 비트선방향으로 분리하여 배치하고, 그들 사이에 제3트랜스퍼 게이트와 제4트랜스퍼 게이트를 비트선방향으로 분리하여 배치하며, 더욱이 그들 사이에 제1, 제2의 n형 트랜지스터를 배치하는 것을 특징으로 한다.
또, 본 발명(제5발명)은, 반도체 기억장치에 있어서, 복수의 비트선쌍과복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이와,상기 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개해서 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍,상기 센스앰프측 비트선쌍의 사이에 배치되고, 게이트가 제2비트선에 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 제1비트선에 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1 및 제2의 p형트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1 및 제2의 n형트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속된 플립플롭형 센스앰프회로 및,상기 제1트랜스퍼 게이트를 매개해서 제1비트선에 접속되어 있는 메모리셀 어레이부의 비트선에 드레인이 공통접속되고 게이트가 제2비트선에 공통접속된 제3의 p형 트랜지스터 및 제3의 n형 트랜지스터와, 상기 제2트랜스퍼 게이트를 매개해서 제2비트선에 접속되어 있는 메모리셀 어레이부의 비트선에 드레인이 공통접속되고 게이트가 제1비트선에 공통접속된 제4의 p형 트랜지스터 및 제4의 n형 트랜지스터로 구성되고, 제3 및 제4의 p형 트랜지스터의 각 소오스는 제3센스앰프 구동선에 접속되며, 제3 및 제4의 n형 트랜지스터의 각 소오스는제4센스앰프 구동선에 접속된 인버터회로를 구비한 것을 특징으로 한다.여기에서, 본 발명의 바람직한 실시태양으로서는 다음의 것을 들 수 있다.
(1) 센스앰프회로의 동작에 있어서, 메모리셀로부터의 신호가 비트선에 독출된 후에 제1, 제2트랜스퍼 게이트를 오프시킴으로써 셀 어레이부의 비트선쌍과 제1, 제2비트선을 전기적으로 분리하고, 제1센스앰프 구동선의 전위를 제1전위로, 제2센스앰프 구동선의 전위를 제2전위로, 제3센스앰프 구동선의 전위를 제3전위로, 제4센스앰프 구동선의 전위를 제4전위로 하여 메모리셀로 제3전위 또는 제4전위를 재기입한다.
(2) 센스앰프회로의 동작에 있어서, 제3전위를 제1전위와 동등하게 하고,제4전위를 제2전위와 동등하게 한다.
또, 본 발명(제6발명)은, 반도체 기억장치에 있어서, 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 교차부에 1개의 트랜지스터와 1개의 캐패시터로 구성되고 트랜지스터의 게이트가 워드선에 접속되며 드레인이 쌍을 이루는 비트선의 한쪽에 접속되고 소오스가 캐패시터의 제1단자에 접속되며 캐패시터의 제2단자가 쌍을 이루는 비트선의 다른쪽에 접속된 구성을 취하는 메모리셀이 설치된 메모리셀 어레이와,상기 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개해서 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치되고, 게이트가 공통접속된 제1의 p형 및 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 공통접속된 제2의 p형 및 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되고, 제1의 p형 트랜지스터의 게이트가 제3센스앰프 구동선을 매개해서 제2비트선에 접속되며, 제2의 p형 트랜지스터의 게이트가 제4센스앰프 구동선을 매개해서 제1비트선에 접속된 구성을 취하는 플립플롭형 센스앰프회로를 구비한 것을 특징으로 한다.
여기에서, 본 발명의 바람직한 실시태양으로서는 다음의 것을 들 수 있다.
(1) 독출 및 재기입동작에 있어서, 메모리셀로부터의 신호가 비트선쌍에독출된 후에 제1, 제2트랜스퍼 게이트를 오프시킴으로써 셀 어레이부의 비트선쌍과 제1, 제2비트선을 전기적으로 분리하고, 제1센스앰프 구동선의 전위를 제1전위로, 제2센스앰프 구동선의 전위를 제2전위로 하여 제1, 제2비트선의 전위를 제1, 제2전위로 감지하며, 그 후에 제3, 제4트랜스퍼 게이트를 오프로 하여제1의 n형 트랜지스터의 게이트 및 제1의 p형 트랜지스터의 게이트와 제2비트선을, 그리고 제2의 n형 트랜지스터의 게이트 및 제2의 p형 트랜지스터의 게이트와 제1비트선을 전기적으로 분리하여 게이트전위를 기억시키고, 그 후 제1센스앰프 구동선의 전위를 (제3전위 - 제2전위) ≤ 2/3(제1전위 - 제2전위)라는 관계식을 만족하는 제3전위로 하고, 또 제2센스앰프 구동선의 전위를(제4전위 - 제2전위) ≥ 1/3(제1전위 - 제2전위)라는 관계식을 만족하는 제4전위로 하며, 제1, 제2트랜스퍼 게이트를 온으로하여 메모리셀로의 재기입을 행하는 것.
(2) 센스앰프로서 제3발명과 같은 구성을 채용하고, 독출 및 재기입동작에 있어서, 메모리셀로부터의 신호가 비트선에 독출된 후에 제1, 제2트랜스퍼 게이트를 오프시킴으로써 제1, 제2비트선과 제3, 제4비트선을 전기적으로 분리하고, 제1센스앰프 구동선의 전위를 제1전위로, 제2센스앰프 구동선의 전위를 제2전위로, 제3센스앰프 구동선의 전위를(제3전위 - 제2전위) ≤ 2/3(제1전위 - 제2전위)라는 관계식을 만족하는 제3전위로 하고, 또 제4센스앰프 구동선의 전위를(제4전위 - 제2전위) ≥ 1/3(제1전위 - 제2전위)라는 관계식을 만족하는 제4전위로 하여 메모리셀로의 재기입을 행하는 것.
본 발명(제1발명)에 의하면, 셀 캐패시터의 양단으로부터 정보를 기입하고, 또 양단으로부터 정보를 독출함으로써, 비트선 진폭(즉 전원전압)이 같은 경우에 종래의 4배의 독출신호량이 얻어지는 것을 이용하여 전원전압에 대해 비트선전위 진폭만을 감소시귀도록 하고 있다. 그리고, 감지동작시에 있어서는 비트선전위의 진폭을 전원전압의 1/3 이하로 함으로써, 기억노드의 전위변동을 전원전압의 범위내로 하고, 기억노드에 전원전압의 범위를 넘는 전위가 인가되어 트랜지스터의 파괴나 데이터의 소실 등이 생기는 것을 회피할 수 있다. 이에 따라, 종래와 동등하거나 혹은 그 이상의 독출신호량을 확보하면서 대폭적인 저소비전력화, 고신뢰성, 고속화를 실현하는 것이 가능하게 된다.
또, 본 발명(제2발명)에 의하면, 센스앰프회로에 있어서, 제1 및 제2의 n형, p형 트랜지스터의 게이트에 제3, 제4트랜스퍼 게이트를 오프시킴으로써 제1, 제2전위를 기억시키고, 그에 따라 제1, 제2의 n형, p형 트랜지스터의 게이트와 센스앰프 구동선 사이의 전위차를 재기억(restore)개시시에도 크게 확보할 수 있으며, 이에 따라 감지동작의 고속화, 저전원전압화, 저소비전력화를 실현하는 것이 가능하게 된다.
또, 본 발명(제3발명)에 의하면, 제1, 제2의 p형 트랜지스터를 형성하는영역의 외측에 제1, 제2의 n형 트랜지스터를 분리배치하고 있기 때문에, 각 영역 사이에 있어서 p형 및 n형 트랜지스터의 각 게이트를 접속하기 위한 배선은 1개로 족하다. 이에 따라, 칩면적의 축소를 도모하는 것이 가능하게 된다.
덧붙여서 말하면, 제1, 제2의 p형 트랜지스터를 동일 영역(예컨대 n웰),제1, 제2의 n형 트랜지스터를 동일 영역(예컨대 p웰)에 형성한 경우, 이들 웰사이에 2개의 비트선과, p형 및 n형 트랜지스터의 각 게이트를 접속하기 위한2개의 배선이 필요하게 된다. 2개의 배선은 비트선과 동일 층이기 때문에, 각웰 사이에 비트선이 4개 배치됨으로써, 칩면적의 증대를 초래한다. 또,2개의 배선을 비트선과 다른 배선으로 형성하는 것은, 새로운 배선의 필요가 생겨 제작비용의 증대를 초래하여 현실적이지 못하다.
즉, 본 발명에서는 각 영역 사이를 접속하는 비트선은 3개로 족하고, 이에따라 칩면적의 축소를 도모하는 것이 가능하게 되는 것이다.
또, 본 발명(제4발명)에 의하면, 제1, 제2의 n형 트랜지스터를 형성하는 영역의 외측에 제1, 제2의 p형 트랜지스터를 분리배치하고 있기 때문에, 각 영역 사이에 있어서 p형 및 n형 트랜지스터의 각 게이트를 접속하기 위한 배선은 1개로 족하다. 이에 따라, 칩면적의 축소를 도모하는 것이 가능하게 된다. 또, 본 발명(제5발명)에 의하면, 센스앰프회로에 있어서, 메모리셀로부터신호가 독출된 후에 제1, 제2트랜스퍼 게이트를 오프로 하여 센스앰프부만으로 신호의 감지를 행하고, 인버터회로에 의해 재기억을 행함으로써, 제3발명과 마찬가지로 감지동작의 고속화, 저전원전압화, 저소비전력화를 실현하는 것이 가능하게 된다.
또, 본 발명(제6발명)에 의하면, 제1발명과 제2발명을 조합시킨 구성을 채용하고 있으므로, 각각의 제1발명, 제2발명에서 실현되는 상기의 효과를 동시에 얻을 수 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 메모리셀의 회로구성도이다.
BL1, BL2은 비트선쌍을 구성하는 셀 어레이부의 비트선을 나타내고, WL은 워드선을 나타낸다. 비트선쌍과 워드선의 교차점에는 메모리셀(MC)이 설치된다. 메모리셀(MC)은 셀 트랜지스터(QM)와 셀 캐패시터(CM)로 구성되고, QM의드레인은 BL1에, QM의 게이트는 WL에, QM의 소오스는 CM의 제1단자에, CM의 제2단자는 BL2에 접속된다. 또, SN은 기역(storage)노드를 나타낸다.
제2도를 참조하여 본 메모리셀의 독출·재기입동작에 대해 설명한다. 제2도(a)는 2개의 메모리셀을 나타내고, 제2도(b)는 구동신호를 나타내고 있다.
프리차지 사이클에 있어서는, 워드선(WL1,WL2)은 Vss, 이퀄라이즈신호(EQL)는Vcc, 비트선(BL1,BL2)은 Vcc/2이다. 그 후, EQL이 Vss로 되고, WL1이 선택되어 Vcc+α로 되면, 메모리셀(MC1)로부터 BL1, BL2로 신호가 독출되고, BLl,BL2의 전위는 각각 Vcc/2+ΔVs, Vcc/2-ΔVs로 된다.
이것은 독출된 신호가 고레벨의 경우이고, 저레벨의 신호가 독출된 경우는 각각 Vcc/2-ΔVs, Vcc/2+ΔVs로 된다. 이하는 고레벨의 신호의 독출에 대해 설명하고,[ ]로 나타내는 괄호내에 저레벨의 신호의 독출에 대한 경우의 BL1,BL2의 전위를 나타낸다.
이어서, 센스앰프를 구동하여 BL1, BL2의 전위를 각각 Vcc-β, Vss+β[Vss+β,Vcc-β]로 하여 메모리셀(MC1)로의 재기입을 행한다. 여기에서,β는 β≥1/3(Vcc-Vss)라는 관계를 만족할 필요가 있다. 그 후, WL1을 Vss로 하고,EQL을 Vcc로 하여 이퀄라이즈를 행한다. 이때, 기억노드(SNl)는 부유(floating)상태이기 때문에, SN1의 전위는 BL2의 전위변화에 따라 3/2Vcc-2β[Vss-Vcc/2+2β]로 된다.
여기에서, MC1과 역의 정보가 MC2에 기록되어 있는 경우를 생각해 보면,MC2의 정보가 상기와 마찬가지로 독출된 경우, 재기입시에 있어서 SN1의 전위는 2Vcc-3β[Vss-Vcc+3β]로 된다. 이때의 SN1의 전위는 β=1/3Vcc일 때 Vcc(Vss)로 되기 때문에, 상기 β의 조건이 이것에 의해 결정된다. 또, 메모리셀로부터의 독출신호량(ΔVs)은 제14도에 나타낸 종래의 메모리셀과 비교하여 β=1/3Vcc에서 4/3배,β=3/4Vcc에서 동등으로 된다.
[실시예2]
제3도는 본 발명의 제2실시예에 따른 메모리셀 및 메모리셀 어레이의 회로구성도이다.
BL1과 BL2 및 BL3와 BL4를 교차시귀고, 메모리셀을 전부 동방향으로 설치함으로써, 비트선쌍을 구성하는 BL1과 BL2(BL3와 BL4)의 비트선용량을 동등하게 한다.
[실시예3]
제4도는 본 발명의 제3실시예에 따른 메모리셀의 소자구조를 나타낸 것으로,(a)는 메모리셀을 상부로부터 본 평면도,(b)는 (a)의 A-A' 단면도이고,(c)는 (a)의 B-B' 단면도이다.
본 실시예는, SOI기판을 이용하여 소자를 작성(作成)하고 있다. 즉, 셀트랜지스터(QM)는 기판상에 형성된 절연막상에 설치되고, 그 셀 트랜지스터(QM)의 상부에 셀 캐패시터(CM)가 설치된다. 셀 트랜지스터(QM)로는 종형(縱型) 트랜지스터인 SGT(Surrounding Gate Transistor)를 사용하고, 고농도 불순물층으로 형성되는 드레인이 하부 비트선(BL1)도 동시에 형성한다. 고농도 불순물층으로 형성되는 셀 트랜지스터(QM)의 소오스의 상부에는 셀 캐패시터(CM)의 제1단자가 설치되어, 기억노드를 형성한다. 셀 캐패시터(CM)의 제2단자는상부 비트선(BL2)에 접속된다.
이러한 종형의 셀구조를 취함으로써,4F2 사이즈의 메모리셀을 실현할 수 있고, 메모리셀의 고밀도화, 고집적화가 가능하게 된다.
[실시예4]
제5도는 본 발명의 제4실시예에 따른 센스앰프 및 메모리셀의 회로구성도이다. BL1, BL2는 셀 어레이부의 비트선쌍을 나타내고, 각각 워드선과의 교차점에는 복수개의 메모리셀이 배치된다. BLl', BL2'는 센스앰프부의 비트선쌍을 나타내고, 트랜스퍼 게이트(QTG1,QTG2)를 매개해서 BL1, BL2와 접속된다.
BL1' , BL2 ' 의 사이에는, p형 트랜지스터(Qp1,Qp2)로 구성되는 p형 센스앰프(PSA)와, n형 트랜지스터(Qnl,Qn2)로 구성되는 n형 센스앰프(NSA)가 배치된다. 또, Qp1, Qp2의 드레인과 소오스는, 한쪽이 p형 센스앰프 구동선(SAP)에 접속되고, 다른 한쪽은 각각 BL1' , BL2 ' 에 접속된다. Qn1, Qn2의 드레인과 소오스는, 한쪽이 n형 센스앰프 구동선(/SAN)에 접속되고, 다른 한쪽은 각각 BLl' , BL2 ' 에 접속된다. Qp1, Qn1의 게이트는 트랜스퍼 게이트(QTG3)를매개해서 BL2 ' 에 접속되고, Qp2, Qn2의 게이트는 트랜스퍼 게이트(QTG4)를 매개해서BL1'에 접속된다.
또, 트랜스퍼 게이트(QTG1,QTG2)는 각각 제어신호(φT)로, 트랜스퍼 게이트(QTG3,QTG4)는 각각 제어신호(φS)로 제어된다. 비트선과 센스앰프 구동선은이Z퀄라이즈신호(EQL)에 의해 전원전압의 중간전위(Vcc/2)로 이퀄라이즈된다.
제6도를 참조하여 본 센스앰프의 동작을 설명한다.
프리차지 사이클에 있어서는, 워드선(WL)은 Vss, 클럭(φT,φS)은 Vcc+α,이퀄라이즈신호(EQL)는 Vcc+α이고, 그 때문에 셀 어레이부의 비트선(BL1,BL2)과, 센스앰프부의 비트선(BL1',BL2'), 센스앰프 구동선(/SAN,SAP) 및, p형센스앰프와 n형 센스앰프를 구성하는 트랜지스터의 게이트(VG1,VG2)는 Vcc/2로된다. 그 후, 이퀄라이즈신호(EQL)가 Vss로 된 다음, 워드선(WL)이 선택되어 Vcc+α로 되면, 비트선(BL1,BL2,BL1' ,BL2 ' )에 신호가 독출되어 BL1과 BL1'의 전위는 Vcc/2+ΔVs로, BL2와 BL2 ' 의 전위는 Vcc/2-ΔVs로 된다.
이것은 독출된 신호가 고레벨의 경우이고, 저레벨의 신호가 독출된 경우는 BL1과 BL1' 의 전위는 Vcc/2-ΔVs로, BL2와 BL2 ' 의 전위는 Vcc/2+ΔVs로 된다. 여기에서는, 고레벨의 독출을 예로서 설명한다.
이어서, 클럭(φT)을 Vss로 하여 셀 어레이부의 비트선(BL1,BL2)과 센스앰프부의 비트선(BL3,BL4)을 전기적으로 분리한다. 그리고, p형 센스앰프 구동선(SAP)을 Vcc로, n형 센스앰프 구동선(/SAN)을 Vss로 하여 센스앰프부로만 감지를 행한다. 그 후, 클럭(ψS)을 Vss로 하여 p형 센스앰프와 n형 센스앰프를 구성하는 4개의 트랜지스터(Qp1,QP2,Qn1,Qn2)의 게이트(VG1,VG2)의 전위를 기억시킨다. 그리고, 이퀄라이즈신호(EQL)를 Vcc+α로 하여 센스앰프 구동선(SAP,/SAN)과 센스앰프부의 비트선(BLl' ,BL2 ' )을 Vcc/2로 이퀄라이즈한다.
이때에 있어서도, p형 센스앰프(PSA)와 n형 센스앰프(NSA)를 구성하는 트랜지스터(Qp1,QP2,Qn1,Qn2)의 게이트(VGl,VG2)의 전위는 Vcc, Vss로 유지된다.
이 퀄라이 즈종료후, 이 퀄라이 즈신호(EQL)를 Vss로 하고, 클럭 (ψT)을 Vcc+ α로 하며, p형 센스앰프 구동선(SAP)을 Vcc-β로, n형 센스앰프 구동선(/SAN)을 Vss+β로 하여 메모리셀에 정보를 기입한다. 그 후, 워드선(WL)을 Vss로 하고, 이퀄라이즈신호化민)를 Vcc+α로 한다.
상기 동작시, n형 센스앰프와 p형 센스앰프를 구성하는 4개의 트랜지스터(Qp1,QP2,Qn1,Qn2)의 게이트(VG1,VG2)의 전위를 기억시킬 때는, 셀 어레이부의 비트선(BL1,BL2)은 전기적으로 분리되어 있기 때문에, 비트선용량은 작다. 그때문에, 이때의 감지동작은 고속으로 수행된다.
또, 메모리셀로의 정보의 재기입시에는, 게이트(VG1,VG2)의 전위는 비트선의 진폭에 관계없이 Vcc, Vss로 되어 있기 때문에, 큰 게이트·소오스간의 전위차가 인가되어 고속으로 재기입이 수행된다. 게다가, 메모리셀로의 정보의 재기입시에는,β의 범위를 β≥1/3(Vcc-Vss)로 함으로써 비트선의 전위를 Vcc-β, Vss+β로 하고, 메모리셀의 기억노드의 전위변동을 Vcc∼Vss이내로 한다.
이에 따라 신뢰성을 확보하고, 비트선전위의 진폭을 감소시킴으로써 저소비전류가 실현된다.
칩의 외부로의 데이터의 독출은, 클럭(ψT)을 오프로 한 감지시, 클럭(ψT)을 온으로 한 재기입시의 어느 쪽에 있어서도 행하는 것이 가능하다. 또, 외부로부터의 데이터의 기입은, 클럭(ψS)을 온으로 하여 역의 데이터를 게이트(VGl,VG2)에 기억시킨 후, ψS를 오프로 하여 메모리셀에 기입된다.
제7도는 제6도의 동작파형을 기본으로 한 다른 동작을 나타낸 것이다.
상위점은, 전술한 예가 메모리셀로의 정보의 재기입시에 p형 센스앰프 구동선(SAP)을 Vcc-β로, n형 하스앰프 구동선(/SAN)을 Vss+β로 하고 있었던 것에 반해, 본 예에서는 p형 센스앰프 구동선(SAP)을 Vcc로, n형 센스앰프 구동선(/SAN)을 Vss로 하고 있는 점과, 전술한 예가 메모리셀로의 정보의 재기입전에 센스앰프부의 비트선쌍(BL1,BL2)과 센스앰프 구동선(SAP,/SAN)의 전위를 이퀄라이즈하여 중간전위(Vcc/2)로 하고 있었던 것에 반해, 본 예에서는 이들의 이퀄라이즈를 행하고 있지 않은 점이다.
본 예의 경우, 클럭(ψT)을 온으로 하여 셀 어레이부의 비트선(BL1,BL2)과 센스앰프부의 비트선(BL1' ,BL2 ' )을 전기적으로 접속했을 때, 비트선(BLl' ,BL2') 사이의 전위차는 Vcc로부터 감소한다. 종래와 같이, 게이트(VG1,VG2)와 비트선(BL1' ,BL2 ' )이 항시 접속되어 있는 경우, 게이트(VG1,VG2)의 전위도 변화하고, 그 결과 센스앰프 구동선과 게이트 사이의 전위차가 감소하며,재기입의 속도는 느려진다.
이에 대해 본 예의 경우, 비트선(BL1' ,BL2 ' )의 전위가 변동해도, 게이트(VG1,VG2)의 전위는 유지되기 때문에 센스앰프 구동선과 게이트 사이의 전위차는 Vcc로 유지되고, 재기입은 고속으로 수행된다.
[실시예5]
제8도는 본 발명의 제5실시예에 따른 센스앰프의 회로구성도이다. BL1, 'BL2는 셀 어레이부의 비트선쌍을 나타내고, 각각 워드선(WL)과의 교차점에는 복수개의 메모리셀이 배치된다. BL1', BL2'는 센스앰프부의 비트선쌍을 나타내고, 트랜스퍼 게이트(QTG1,QTG2)를 매개해서 BL1, BL2와 접속된다. BL1'와 BL2 ' 의 사이에는, p형 트랜지스터(Qp1,Qp2)로 구성되는 p형 센스앰프(PSA)와, n형 트랜지스터(Qn1,Qn2)로 구성되는 n형 센스앰프(NSA)가 배치된다.
Qp1과 Qn1의 게이트는 BL2 ' 에 접속되고, Qp2, Qn2의 게이트는 BL1' 에 접속된다. 또, Qp1, Qp2의 드레인과 소오스는, 한쪽이 p형 센스앰프 구동선(SAP1)에, 다른 한쪽은 각각 BL2 ' , BL1' 에 접속된다. Qn1, Qn2의 드레인과 소오스는, 한쪽이 n형 센스앰프 구동선(/SAN1)에, 다른 한쪽은 각각 BL2',BL1' 에 접속된다.
인버터회로(INV1)는 p형 트랜지스터(Qp3)와 n형 트랜지스터(Qn3)로 구성되고, Qp3의 소오스는 SAP2에, Qn3의 소오스는 /SAN2에 접속되며, Qp3의 드레인과 Qn3의 드레인은 서로 접속되어 BL1에 접속된다. Qp3와 Qn3의 게이트는 서로 접속되어 BL2 ' 에 접속된다.
인버터회로(INV2)는 p형 트랜지스터(Qp4)와 n형 트랜지스터(Qn4)로 구성되고, Qp4의 소오스는 SAP2에, Qn4의 소오스는 /SAN2에 접속되며, Qp4의 드레인과 Qn4의 드레인은 서로 접속되어 BL2에 접속된다. Qp4와 Qn4의 게이트는 서로 접속되어 BL1' 에 접속된다. 또, 트랜스퍼 게이트(QTG1,QTG2)는 각각 제어신호(ψT)로 제어된다.
제9도를 참조하여 본 센스앰프의 동작을 설명한다.
프리차지 사이클에 있어서는, 워드선(WL)은 Vss, 클럭(ψT)은 Vcc+α, 이퀄라이즈신호EQL)는 Vccㅇl고, 셀 어레이부의 비트선(BL1,BL2)과 센스앰프부의비트선(BL1 ' ,BL2 ' ) 및 센스앰프 구동선(SAP1,SAP2,/SANl,/SAN2)은 Vcc/2이다. 그 후, 이퀄라이즈신호EQL)가 Vss로 된 다음, 워드선(WL)이 선택되어Vcc+α로 되면, 메모리셀로부터 신호가 비트선(BL1,BL2,BL1' ,BL2 ' )으로 독출되어 비트선(BL1,BL1' )의 전위는 Vcc/2+ΔVs로, 비트선(BL2,BL2 ' )의 전위는Vcc/2-ΔVs로 된다.
이것은 독출된 신호가 고레벨의 경우이고, 저레벨의 신호가 독출된 경우의 비트선(BL1,BL1' )의 전위는 Vcc/2-ΔVs로, 비트선(BL2,BL2 ' )의 전위는 Vcc/2+ΔVs로 된다. 여기에서는, 고레벨의 신호를 독출하는 경우를 예로서 설명한다.
이어서, 클럭(ψT)을 Vss로 하여 셀 어레이부의 비트선(BL1,BL2)과 센스앰프부의 비트선(BL1',BL2')을 전기적으로 분리한다. 그리고, p형 센스앰프구동선(SAP1)의 전위를 Vcc로, n형 센스앰프 구동선(/SAN1)의 전위를 Vss로 하여 센스앰프부로 감지를 행한다. 이때, SAP2와 /SAN2의 전위를 각각 Vcc-β,Vss+β(β ≥1/3(Vcc-Vss))로 하여 인버터회로(INL1, INL2)를 활성화하고, 셀 어레이부의 비트선(BL1,BL2)의 전위를 Vcc-β, Vss+β로 하여 메모리셀로의 재기입을 행한다. 그 후, 워드선(WL)을 Vss로 하고, 이퀄라이즈신호(EQL)를 Vcc로한다.
상기 동작시, 센스앰프동작시에는 센스앰프부의 비트선(BL1' ,BL2 ' )은 셀어레이부의 비트선(BL1,BL2)과 전기적으로 분리되어 있기 때문에, 비트선용량은 작아진다. 그 때문에, PSA, NSA에 의한 감지동작은 고속으로 수행된다.
또, 메모리셀로의 재기입은 인버터회로(INV1,INV2)에 의해 수행되지만, PSA,NSA의 동작개시와 동시에 재기입이 수행되기 때문에, 재기입동작도 고속으로 수행된다.
또, 인버터회로(INL1,INL2)에 있어서, SAP2,/SAN2에는 센스앰프 구동선에인가되는 신호와는 독립한 신호를 인가함으로써, 메모리셀의 기억노드의 전위변동을 Vcc∼Vss이내로 하여 신뢰성을 확보한다. 또, 비트선전위의 진폭을 감소시킴으로써 저소비전류가 실현된다.
[실시예6]
제10도는 본 발명의 제6실시예에 따른 센스앰프의 회로구성도이다. 본 실시예는, 정보재기입용 인버터회로(INL1,INL2)의 출력단자가 접속되는 비트선(BL5,BL6)을, 트랜스퍼 게이트에 의해 셀 어레이부의 비트선 BL3(BL1'), BL4(BL2 ' )와 전기적으로 분리가능으로 하고 있다. 즉, 본 예는 복수의 셀 어레이부에서 1개의 선택디코더를 공유하는 소위 분할센스앰프(shared sense AMP)방식의 회로구성에 앞의 제5실시예를 적용한 것이다.
제11도를 참조하여 본 실시예에서의 센스앰프의 동작을 설명한다.
제11도는 제10도중의 센스앰프의 좌측의 메모리셀(MC1)의 정보를 독출하여재기입하는 경우의 동작파형이다. 앞의 제5실시예와 다른 점은, 이퀄라이즈신호(EQL)의 전위가 Vss로 되어 이퀄라이즈동작이 종료한 후에 트랜스퍼 게이트(QTG5,QTG6)를 오프로 하여, 독출을 행하지 않는 메모리셀이 접속되어 있는 비트선(BL7,BL8)을 비트선(BL5,BL6)과 전기적으로 분리하는 동작을 행하고 있는점이다.
[실시예7]
제12도는 본 발명의 제7실시예에 따른 센스앰프의 회로구성도이다. 본 실시예도 앞의 제6실시예와 마찬가지로, 소위 분할센스앰프방식에 대응하고 있다. 제6실시예가 트랜스퍼 게이트에 의해 독출·재기입을 행하는 메모리셀을 선택하고 있었던 것에 반해, 본 실시예에서는 재기입용 인버터회로를 복수개 설치하고, 독출·재기입동작을 행하는 메모리셀에 접속되어 있는 재기입용 인버터회로만을 동작시킴으로써 분할센스앰프방식에 대응한다.
센스앰프부의 비트선(BL3,BL4)의 각각의 양단에는 트랜스퍼 게이트 QTGl,QTG2 및 QTG3, QTG4가 설치되고, 그들을 매개해서 셀 어레이부의 비트선 BL1,BL2 및 BL5, BL6와 접속된다. 재기입용 인버터회로는 각 셀 어레이에 대해 1조씩 설치되고, 각 인버터회로의 구동선쌍 SAP2,/SAN2 및 SAP3,/SAN3는 각인버터쌍마다 설치된다.
제13도를 참조하여 본 실시예에서의 센스앰프의 동작을 설명한다.
제13도는 제12도중의 센스앰프의 좌측의 메모리셀(MC1)의 정보를 독출하여 재기입하는 경우의 동작파형이다. 이퀄라이즈신호(EQL)의 전위가 Vss로 되어 이퀄라이즈동작이 종료한 후에, 독출·재기입동작을 행하지 않는 셀 어레이의 비트선(BL5,BL6)을 트랜스퍼 게이트(QTG3,QTG4)를 오프시킴으로써 전기적으로 분리한다. 그 후, 선택된 워드선(WL1)의 전위를 Vcc+α로 하여 메모리셀의 정보를 비트선에 독출한 후, 트랜스퍼 게이트(QTG1,QTG2)를 오프로 하여 셀 어레이부의 비트선(BL1,BL2)과 센스앰프부의 비트선(BL3,BL4)를 전기적으로 분리한다.
이어서, 센스앰프 구동선(SAP1,/SAN1)의 전위를 각각 Vcc, Vss로 하여 감지동작을 행한다. 또, 재기 입은 재기 입용 인버터회로 구동선(SAP2,/SAN2)만의 전위를 각각 Vcc-β, Vss+β(β ≥1/3(Vcc-Vss))로 함으로써 행한다. 이때, SAP3,/SAN3의 전위는 변화시기지 않는다.
한편, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 실시예에서 설명한 제5도, 제8도, 제10도, 제12도의 센스앰프회로는 반드시 제1도와 같은 메모리셀에 한정되지 않고, 셀 캐패시터의 제2단자를 플레이트에 접속한 통상의 메모리셀구조를 갖는 DAW에 적용할 수도 있다. 또, 메모리셀구조는 제4도에 하등 한정되는 것은 아니고, 사양에 따라 적절히 변경할 수 있다. 그 밖에 본 발명의 요지를 이탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다.
[실시예8]
앞에 설명한 제4실시예에서의 센스앰프(제5도)에 있어서는, n형, p형 센스앰프를 각각 구성하는 n형 트랜지스터의 게이트와 p형 트랜지스터의 게이트가접속되기 때문에, 종래의 배치방법에서는 n형 트랜지스터의 게이트와 p형 트랜지스터의 게이트를 접속하기 위해 제22도에 나타낸 바와 같이 본래의 비트선이외에 게이트접속을 위한 2개의 비트선을 새롭게 배치할 필요가 생긴다. 이에 따라, 센스앰프의 면적은 종래보다도 최저라도 비트선의 배선폭과 간격폭만큼은 증가한다. 또, 비트선 이외를 n형 트랜지스터와 p형 트랜지스터의 각각의 게이트의 접속에 이용한 경우, 구성상 종래부터 사용하고 있는 배선층은 사용할 수 없기 때문에, 새로운 배선층을 형성할 필요가 생기지만, 이것은 제작비용 등의 점에서 보아 현실적이지 못하다.
이와 같이, 종래의 센스앰프 트랜지스터 배치방법에서 제5도에 나타낸 바와 같은 회로구성의 센스앰프를 설치한 경우, 설치에 요하는 면적이 크다. 이것은 n형 센스앰프를 구성하는 n형 트랜지스터와 p형 센스앰프를 구성하는 p형트랜지스터의 게이트가 접속되어 있기 때문이다.
그래서 본 실시예에서는, 제5도에 나타낸 바와 같은 회로구성의 센스앰프의 설치에 있어서, 비트선길이방향과 수직한 방향의 센스앰프의 폭이, 제15도에 나타낸 일반적인 플립플롭형 센스앰프를 종래방법으로 설치한 경우와 비교해서, 거의 같은 폭으로 되는 것을 목적으로 하고 있다.
제16도는 본 발명의 제8실시예에 따른 센스앰프의 트랜지스터 배치를 모식적인 회로도로 나타낸 것이다. 이 도면에는 도시하지 않았지만 상기 제5도와마찬가지로, 셀 어레이부의 비트선쌍(BL1,BL2)에 트랜스퍼 게이트(QTG1,QTG2)를 매개해서 센스앰프부의 비트선쌍(BL1' ,BL2 ' )이 접속되어 있다.
BL1' , BL2 ' 의 사이에는, n형 센스앰프를 구성하는 n형 트랜지스터(Qn1,Qn2)와 p형 센스앰프를 구성하는 p형 트랜지스터(Qp1,Qp2) 및 트랜스퍼 게이트(QTG3,QTG4)가 배치된다. 각 트랜지스터의 접속관계는 상기 제5도와 동일하지만, 본 실시예에서는 Qn1, Qn2를 비트선방향으로 분리하여 배치하고, 이들Qn1, Qn2 사이에 QTG3, QTG4를 분리하여 배치하며, 더욱이 QTG3, QTG4 사이에Qp1, Qp2를 배치하고 있다.
제17도는 제16도에서 나타낸 센스앰프회로의 레이아웃(layout) 배치도이다. 분할하여 배치된 n형 트랜지스터(Qn)로 이루어진 센스앰프(NSA) 사이에트랜스퍼 게이트(QTG)가 2개 배치되고, 그 사이에 p형 트랜지스터(Qp)로 이루어진 센스앰프(PSA)가 배치된다.
이러한 배치를 행함으로써, 각 영역(Qp1, Qp2를 형성한 n웰, Qn1, QTG3를형성한 p웰, Qn2, QTG4를 형성한 p웰) 사이를 접속하는 비트선의 수를 적게 할수 있다(2개의 비트선과, p형 트랜지스터 및 n형 트랜지스터의 게이트를 접속하기 위한 1개의 배선). 이에 따라, 칩면적의 축소를 도모하는 것이 가능하게된다.
제18도는 제16도에서 나타낸 센스앰프회로의 다른 레이아웃 배치도이다.
제17도와는 QTG의 게이트패턴을 변경하고 있을 뿐이고, 그 외는 완전히 동일하다. 이러한 배치를 행함으로써, 상기의 배치와 마찬가지로 각 영역 사이를 접속하는 비트선의 수를 적게 할 수 있고, 이에 따라 칩면적의 축소를 도모하는것이 가능하게 된다.
[실시예9]
제19도는 본 발명의 제9실시예에 따른 센스앰프의 트랜지스터 배치를 모식적인 회로도로 나타낸 것이다. 실질적인 접속관계는 제16도와 동일하지만, 본실시예에서는 Qp1, Qp2를 비트선방향으로 분리하여 배치하고, 이들 Qp1, Qp2사이에 QTG3, QTG4를 분리하여 배치하며, 더욱이 QTG3, QTG4 사이에 Qn1, Qn2를 배치하고 있다.
제20도는 제19도에서 나타낸 센스앰프회로의 레이아웃 배치도이다. 분할하여 배치된 p형 트랜지스터(Qp)로 이루어진 PSA 사이에 QTG가 2개 배치되고,그 사이에 n형 트랜지스터(Qn)로 이루어진 NSA가 배치된다.
이러한 배치를 행함으로써, 제8실시예와 마찬가지로, 각 영역 사이를 접속하는 비트선의 수를 적게 할 수 있고, 이에 따라 칩면적의 축소를 도모하는 것이 가능하게 된다.
제21도는 제19도에서 나타낸 센스앰프의 다른 레이아웃 배치도이다. 제20도와는 QTG의 게이트패턴을 변경하고 있을 뿐이고, 그 외는 완전히 동일하다.이러한 배치를 행함으로써, 상기의 배치와 마찬가지로 각 영역 사이를 접속하는 비트선의 수를 적게 할 수 있고, 이에 따라 칩면적의 축소를 도모하는 것이가능하게 된다.
[실시예10]
다음에, 본 발명에 사용하는 메모리셀의 소자구조의 예에 대해 제23도∼제31도를 참조하여 설명한다. 이하의 도면에서 (a)는 메모리셀을 상부로부터 본평면도이고,(b)는 (a)의 A-A' 단면도이다.
[실시예10-1]
제23도에 나타낸 바와 같이, BL1, BL2는 각각 비트선을 나타내고, BL1과BL2는 비트선쌍을 형성한다. SN은 기억노드를, WL은 워드선을 나타낸다.
셀 캐패시터는 비트선의 아래에 형성되고, 한쪽의 단자(PL)는 그 상부에 있는 비트선에, 다른 한쪽의 단자(SN)는 셀 트랜지스터의 확산층(소오스)에 접속된다. 셀 트랜지스터의 드레인을 형성하는 확산층은, 제23도(a)에 나타낸바와 같이 셀 캐패시터의 일단이 접속된 비트선과 쌍을 이루는 비트선의 하부에 도달하도록 형성되고, 거기에서 접촉(contact)을 매개해서 비트선과 접속된다.
이러한 구성을 춰함으로써,8F2 사이즈의 신호량증가 메모리셀을 실현하는것이 가능하게 된다.
제24도에 나타낸 예는, 제23도의 예의 SN의 형상을 소위 왕관(crown)타입으로 한 것이다. 또, 제25도에 나타낸 예는, 제23도의 예의 SN의 형상을 소위핀(fin)타입으로 한 것이다.
[실시 예10-2]
제26도에 나타낸 바와 같이, BL1, BL2는 각각 비트선을 나타내고, BL1과BL2는 비트선쌍을 형성한다. SN은 기억노드를, WL은 워드선을 나타낸다.
셀 캐패시터는 비트선의 아래에 형성되고, 한쪽의 단자(PL)는 그 상부에있는 비트선에, 다른 한쪽의 단자(SN)는 셀 트랜지스터의 확산층(소오스)에 접속된다. 셀 트랜지스터의 드레인은 제1배선층과 직접접촉(direct contact)을 매개해서 접속되고, 제1배선층은 직접접촉의 상부에 있는 비트선과 쌍을 이루는 비트선의 아래에서 접촉을 매개해서 그 비트선과 접속된다.
이러한 구성을 취함으로써,8F2 사이즈의 신호량증가 메모리셀을 실현하는 것이 가능하게 된다.
제27도에 나타낸 예는, 제26도의 예의 SN의 형상을 소위 왕관타입으로 한것이다. 제28도에 나타낸 예는, 제26도의 예의 SN의 형상을 소위 핀타입으로 한 것이다.
[실시 예10-3]
제29도에 나타낸 바와 같이, BLl, BL2는 각각 비트선을 나타내고, BL1과BL2는 비트선쌍을 형성한다. SN은 기억노드를, WL은 워드선을 나타낸다.
비트선과 셀 트랜지스터의 드레인은, 제1배선층을 매개해서 접촉과 직접접촉으로 접속된다. 셀 캐패시터는 비트선의 아래에 형성되고, 한쪽의 단자(SN)는 셀 트랜지스터의 확산층(소오스)에, 다른 한쪽의 단자(PL)는 T자형의 제1배선층에 접속된다. 제1배선층은 셀 캐패시터의 상부에 있는 비트선과 쌍을 이루는 비트선의 아래까지 연재되고, 거기에서 접촉을 매개해서 비트선과 접속된다. 또, 상술한 바와 같이 직접접촉을 매개해서 셀 트랜지스터의 드레인과도 접속된다.
이러한 구성을 취함으로써,8F2 사이즈의 신호량증가 메모리셀을 실현하는것이 가능하게 된다.
제30도에 나타낸 예는, 제29도의 예의 SN의 형상을 소위 왕관타입로 한 것이다. 또, 제31도의 예는, 제29도의 예의 SN의 형상을 소위 핀타입으로 한 것이다.
또한, 본 발명은 상술한 각 실시예에 한정되지 않고, 그 요지를 이탈하지않는 범위에서 여러가지로 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 메모리셀 구성 및 감지·재기억방식을 이용함으로써, 종래와 동등 혹은 그 이상의 독출신호량을 확보하면서 대폭적인 저소비전력화, 고신뢰성, 고속화를 실현할 수 있는 반도체 기억장치를 실현하는 것이 가능하게 된다. 더욱이, 센스앰프의 레이아웃 배치를 고안함으로써,각 영역 사이에 있어서 p형 및 n형 트랜지스터의 각 게이트를 접속하기 위한 배선을 1개로 할 수 있고, 이에 따라 면적의 축소를 도모하는 것이 가능하게된다.
또, 본 발명의 센스앰프 및 감지방식에 의하면, 감지시간의 고속화, 저전원전압화로의 대응 및 저전원전압동작시의 감지동작의 고속화를 도모할 수 있고, 더욱이 센스앰프부에서의 비트선전위의 진폭과 셀 어레이부에서의 비트선전위의 진폭을 다른 것으로 하는 것도 가능하다.

Claims (15)

  1. 복수의 워드선과,상기 워드선과 교차하여 배치되고, 제1 및 제2비트선을 갖춘 복수의 제1비트선쌍,상기 복수의 비트선쌍과 상기 복수의 워드선의 교차부에 설치되고,1개의 트랜지스터와 1개의 캐패시터로 구성되는 복수의 메모리셀을 갖춘 메모리셀 어레이,상기 제1비트선에 제1트랜스퍼 게이트를 매개해서 접속된 제3비트선과, 상기 제2비트선에 제2트랜스퍼 게이트를 매개해서 접속된 제4비트선을 갖춘 복수의 제2비트선쌍 및,상기 복수의 제2비트선쌍의 각 쌍의 제2비트선 사이에 배치되고, 게이트가공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터와, 게이트가 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터로 구성되고, 제1의 p형트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제3비트선에 접속되고, 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제4비트선에 접속되며, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되고, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되며, 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 게이트가 제3트랜스퍼 게이트를 매개해서 제4비트선에 접속되고, 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 게이트가 제4트랜스퍼 게이트를 매개해서 제3비트선에 접속된 플립플롭형 센스앰프회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1 및 제2의 n형 트랜지스터는 비트선의 방향으로 서로 분리되어 배치되고, 상기 제3 및 제4트랜스퍼 게이트는 비트선의 방향으로 서로 분리되어 상기 제1 및 제2의 n형 트랜지스터 사이에 배치되며, 상기 제1 및 제2의 p형 트랜지스터는 상기 제3 및 제4트랜스퍼 게이트 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1 및 제2의 p형 트랜지스터는 비트선의방향으로 서로 분리되어 배치되고, 상기 제3 및 제4트랜스퍼 게이트는 비트선의 방향으로 서로 분리되어 상기 제1 및 제2의 p형 트랜지스터 사이에 배치되며, 상기 제1 및 제2의 n형 트랜지스터는 상기 제3 및 제4트랜스퍼 게이트 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1의 n형 및 p형 트랜지스터와 상기 제3트랜스퍼 게이트의 접속노드와, 상기 제2의 p형 및 n형 트랜지스터와 상기 제4트랜스퍼 게이트의 접속노드는, 각각 재기록시에 Vcc 혹은 Vss로 설정되는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 메모리셀은 절열막상의 실리콘층에 형성되어 있는 SOI구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 복수의 제1비트선쌍의 하나를 구성하는 상기 제1 및 제2비트선이 서로 교차하고 있고, 상기 복수의 제2비트선쌍의 하나를 구성하는 상기 제3 및 제4비트선이 서로 교차하고 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 메모리셀은 적층형 트랜지스터에 의해 형성되는 SGT구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  8. 복수의 워드선과,상기 워드선과 교차하여 배치되고, 제1 및 제2비트선을 갖춘 복수의 제1비트선쌍,상기 복수의 비트선쌍과 상기 복수의 워드선의 교차부에 설치되고,1개의 트랜지스터와 1개의 캐패시터로 구성되는 복수의 메모리셀을 갖춘 메모리셀 어레이,상기 메모리셀 어레이의 제1비트선에 제1트랜스퍼 게이트를 매개해서 접속된 제3비트선과, 상기 제2비트선에 제2트랜스퍼 게이트를 매개해서 접속된 제4비트선을 갖춘 복수의 제2비트선쌍,상기 복수의 제2비트선쌍의 각 쌍의 제2비트선 사이에 배치되고, 게이트가 상기 제4비트선에 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터와, 게이트가 상기 제3비트선에 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터로 구성되고, 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제3비트선에 접속되고, 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제4비트선에 접속되며, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되고, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속된 플립플롭형 센스앰프회로 및,상기 제1트랜스퍼 게이트를 매개해서 제3비트선에 접속되어 있는 제1비트선에 공통접속된 드레인과, 제4비트선에 공통접속된 게이트를 갖춘 제3의 p형트랜지스터 및 제3의 n형 트랜 터와 , 상기 제2트랜스퍼 게이트를 매개해서제4비트선에 접속되어 있는 제2비트선에 공통접속된 드레인과, 제3비트선에 공통접속된 게이트를 갖춘 제4의 p형 트랜지스터 및 제4의 n형 트랜지스터로 구성되며, 제3 및 제4의 p형 트랜지스터의 각 소오스가 제3센스앰프 구동선에 접속되고, 제3 및 제4의 n형 트랜지스터의 각 소오스가 제4센스앰프 구동선에 접속된 인버터회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 메모리셀은 절열막상의 실리콘층에 형성되어 있는 SOI구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  10. 제 8 항에 있어서, 상기 복수의 제1비트선쌍의 하나를 구성하는 상기 제1 및 제2비트선이 서로 교차하고 있고, 상기 복수의 제2비트선쌍의 하나를 구성하는 상기 제3 및 제4비트선이 서로 교차하고 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제 8 항에 있어서, 상기 메모리셀은 적층형 트랜지스터에 의해 형성되는 SGT구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  12. 복수의 워드선과,상기 워드선과 교차하여 배치되고, 제1 및 제2비트선을 갖춘 복수의 제1비트선쌍, 상기 복수의 비트선쌍과 상기 복수의 워드선의 교차부에 설치되고,1개의 트랜지스터와 1개의 캐패시터로 구성되는 복수의 메모리셀을 갖추며, 트랜지스터의 게이트가 워드선에 접속되고 그 드레인이 제1비트선에 접속되며 그 소오스가 캐패시터의 제1단자에 접속되고 캐패시터의 제2단자가 제2비트선에 접속된 메모리셀 어레이,상기 제1비트선에 제1트랜스퍼 게이트를 매개해서 접속된 제3비트선과, 상기 제2비트선에 제2트랜스퍼 게이트를 매개해서 접속된 제4비트선을 갖춘 복수의 제2비트선쌍 및,상기 복수의 제2비트선쌍의 각 쌍의 제2비트선 사이에 배치되고, 게이트가 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터와, 게이트가 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터로 구성되고, 제1의 p형트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제3비트선에 접속되고, 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제4비트선에 접속되며, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되고, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되며, 제1의 p형 트랜지스터의 게이트가 제3트랜스퍼 게이트를 매개해서 제4비트선에 접속되고, 제2의 p형 트랜지스터의 게이트가 제4트랜스퍼 게이트를 매개해서 제3비트선에 접속된 플립플롭형 센스앰프회로를 구비한 것을 특징으로하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 메모리셀은 절열막상의 실리콘층에 형성되어 있는 SOI구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  14. 제12항에 있어서, 상기 복수의 제1비트선쌍의 하나를 구성하는 상기 제1 및 제2비트선이 서로 교차하고 있고, 상기 복수의 제2비트선쌍의 하나를 구성하는 상기 제3 및 제4비트선이 서로 교차하고 있는 것을 특징으로 하는 반도체 기억장치.
  15. 제12항에 있어서, 상기 메모리셀은 적층형 트랜지스터에 의해 형성되는 SGT구조를 갖는 것을 특징으로 하는 반도체 기억장치.
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