TWI556255B - 記憶體電路及其操作方法 - Google Patents

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林高正
陳炎輝
廖宏仁
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Description

記憶體電路及其操作方法
本發明是有關於一種記憶體電路及其操作方法。
雙埠記憶體單元(memory cell)具有寫入埠和讀取埠。讀取埠包含讀取資料線，此讀取資料線係配置以攜帶從記憶體單元讀取的資料。寫入埠包含寫入資料線，此寫入資料線係配置以攜帶將被寫入至記憶體單元的資料。在一些配置中，在寫資料線埠用於寫入記憶體單元時，寫入資料線被預充電和/或保持在一預定電壓位準。在寫入字元線被啟用以使用在同列的其它記憶體單元時，寫入資料線亦被耦接至反應已被啟用之寫入字元線的記憶體單元。因此，在寫入資料線的預定電壓位準以一預定電壓位準來干擾在記憶體單元之一資料節點。同時，若讀取字元線被啟用以使用記憶體單元時，在資料節點的電壓位準之干擾亦將干擾在讀取資料線之電壓位準，此在讀取資料線之電壓位準反應儲存在記憶體單元中的邏輯值。在一些應用中，在一記憶體單元之讀取資料線之由另一記憶體單元之寫入操作所造成的干 擾有時候被稱為讀取干擾(read disturbance或read disturb)。
本揭露提出一種記憶體電路，此記憶體電路包含第一資料線、第二資料線、參考節點和記憶體單元。參考節點係配置以具有對應至第一邏輯值之參考電壓位準。記憶體單元包含資料節點、第一電晶體、第二電晶體及第三電晶體，其中第一電晶體及第二電晶體在第一資料線與參考節點之間串聯連接，且第三電晶體位於資料節點與第二資料線之間。第一電晶體之閘極係耦接至資料節點，且第一電晶體係配置以在第一電晶體之閘極具有對應至第一邏輯值之電壓位準時被關閉。第三電晶體係配置以在第三電晶體之閘極具有對應至第二邏輯值之電壓位準時被關閉，此第二邏輯值係不同於第一邏輯值。
依據本揭露之一些實施例，上述第一電晶體係N型電晶體，且上述第三電晶體係P型電晶體。
依據本揭露之又一些實施例，上述第二電晶體係N型電晶體。
依據本揭露之又一些實施例，上述第一電晶體係P型電晶體，且上述第三電晶體係N型電晶體。
依據本揭露之又一些實施例，上述第二電晶體係P型電晶體。
依據本揭露之又一些實施例，上述第二電晶體 係配置以在該第二電晶體之閘極具有對應該第一邏輯值之電壓位準時被關閉。
依據本揭露之又一些實施例，上述記憶體電路更包含第一字元線和第二字元線。第一字元線耦接至第二電晶體之閘極。第二字元線耦接至第三電晶體之閘極。
依據本揭露之又一些實施例，上述記憶體電路更包含第三資料線。上述記憶體單元更包含另一資料節點和第四電晶體。第四電晶體位於第三資料線與參考節點之間，第四電晶體之閘極係耦接至第三電晶體之閘極，且第四電晶體係配置以在第四電晶體之閘極具有對應第二邏輯值之電壓位準時被關閉。
依據本揭露之又一些實施例，上述電路更包含第三資料線。上述記憶體單元更包含另一資料節點和第四電晶體及第五電晶體。第四電晶體與第五電晶體在第三資料線與參考節點之間串聯連接，第四電晶體之閘極係耦接至此另一資料節點，且第一電晶體係配置以在第四電晶體之閘極具有對應第一邏輯值之電壓位準時被關閉。
依據本揭露之又一些實施例，上述記憶體單元係靜態隨機存取記憶體單元。
本揭露另提出一種記憶體電路，此記憶體電路包含參考節點、記憶體單元、第一資料線、第二資料線和預充電單元。參考節點係配置以具有對應至第一邏輯值之參考電壓位準。記憶體單元包含資料節點、第一通閘(pass gate)、第二通閘及電晶體。電晶體具有汲極、源極和閘極。 電晶體之閘極係與記憶體單元之資料節點耦接，且電晶體之源極係與參考節點耦接。記憶體單元之第一通閘係介於電晶體之汲極與第一資料線之間。記憶體單元之第二通閘係介於記憶體單元之資料節點與第二資料線之間。預充電單元配置以使第二資料線具有對應第一邏輯值之預定電壓位準。
依據本揭露之一些實施例，上述第一通閘係配置以接收第一字元線，且在第一字元線具有對應第一邏輯值之電壓位準時被關閉。第二通閘係配置以接收第二字元線，且在第二字元線具有對應第二邏輯值之電壓位準時被關閉，此第二邏輯值係不同於第一邏輯值。
依據本揭露之又一些實施例，上述電晶體係N型電晶體，且上述第二通閘包含P型電晶體。
依據本揭露之又一些實施例，上述電晶體係P型電晶體，且上述第二通閘包含N型電晶體。
依據本揭露之又一些實施例，上述記憶體單元更包含另一資料節點和第三通閘，且上述記憶體電路更包含第三資料線。記憶體單元之第三通閘係介於記憶體單元之此另一資料節點與第三資料線之間。
依據本揭露之又一些實施例，上述記憶體單元更包含另一資料節點、第三通閘和另一電晶體。此另一電晶體具有汲極、源極和閘極。此另一電晶體之閘極係與記憶體單元之此另一資料節點耦接，且此另一電晶體之源極係與參考節點耦接。記憶體電路更包含第三資料線。記憶體單元之第三通閘係介於此另一電晶體之汲極與第三資料線之間。
依據本揭露之又一些實施例，上述記憶體單元係靜態隨機存取記憶體單元。
本揭露另提出一種記憶體電路操作方法，此記憶體電路操作方法包含預充電資料線至對應第一邏輯值之預定電壓位準。啟動介於記憶體單元之電晶體與另一資料線之間的第一通閘。電晶體具有耦接至第一通閘之汲極、源極和閘極。汲極係耦接至第一通閘，源極係耦接至配置以具有對應第一邏輯值之參考電壓位準之參考節點，閘極係耦接至記憶體單元之資料節點。啟動介於記憶體單元之資料節點與資料線之間的第二通閘。
依據本揭露之一些實施例，上述啟動第一通閘包含使第一字元線耦接至第一通閘，以具有從對應第一邏輯值之電壓位準至對應第二邏輯值之電壓位準之第一轉換，此第二邏輯值係不同於第一邏輯值。上述啟動第二通閘包含使第二字元線耦接至第二通閘，以具有從對應第二邏輯值之電壓位準至對應第一邏輯值之電壓位準之第二轉換。
依據本揭露之又一些實施例，上述啟動第一通閘包含設定第一字元線為耦接至第一通閘，以具有對應第二邏輯值之電壓位準，此第二邏輯值係不同於第一邏輯值。啟動第二通閘包含設定第二字元線為耦接至第二通閘，以具有對應第一邏輯值之電壓位準。
100‧‧‧記憶體電路
200、500、800A、800B‧‧‧記憶體單元
212、214、232、234、542、544‧‧‧P型電晶體
222、224、242、244、532、534‧‧‧N型電晶體
252、254‧‧‧參考節點
302、304、306、308、312、314、322、324、326、328、332、334、342、344、602、604、606、608、612、614、622、624、626、628、632、634、642、644‧‧‧曲線
362、662‧‧‧訊號突波
400、700‧‧‧佈局圖
412、414、712、714‧‧‧N型井區
416、418、716、718‧‧‧P型井區
422、424、426、427、428、722、724、726、727、728‧‧‧氧化定義區
432、434、435、436、438、732、734、735、736、738‧‧‧ 多晶矽區
442a、442b、444a、444b、444c、446a、446b、447a、447b、448、449、452、453、454、456、458、742a、742b、744a、744b、744c、746a、746b、747a、747b、748、749、752、753、754、756、758‧‧‧互連區
460、760‧‧‧單元邊界
472、474、476、478、482、484、486、488、772、774、776、778、782、784、786、788、812、814、822、824‧‧‧電晶體
900‧‧‧方法
910、920、930‧‧‧操作
MB、MT‧‧‧資料節點
MC[0,0]、MC[0,1]、MC[1,0]、MC[1,1]‧‧‧記憶體單元
PC[0]、PC[1]‧‧‧預充電單元
RBL、RBL[0]、RBL[1]、RBL1、RBL2‧‧‧讀取位元線
RWL、RWL[0]、RWL[1]、RWL1、RWL2‧‧‧讀取字元線
T31、T32、T33、T34、T35、T36、T37、T38、T39、T61、T62、T63、T64、T65、T66、T67、T68、T69‧‧‧時間點
WBL、/WBL、WBL[0]、/WBL[0]、WBL[1]、/WBL[1]‧‧‧寫入位元線
WWL、WWL[0]、WWL[1]‧‧‧寫入字元線
結合圖式來閱讀下面的詳細描述以最完整理解 本揭露。需要強調的是，依據在工業上的標準實施，各種特徵未按照比例繪製。事實上，為了清楚討論，各種特徵的尺寸可任意增加或減少。
圖1係依據一些實施例之記憶體電路的部分之示意圖。
圖2係依據一些實施例之記憶體單元之示意圖。
圖3A至圖3C係依據一些實施例之圖2中的記憶體單元之各種訊號之波形圖。
圖4係依據一些實施例之圖2中的記憶體單元之佈局圖。
圖5係依據一些實施例之記憶體單元之示意圖。
圖6A至圖6C係依據一些實施例之圖5中的記憶體單元之各種訊號之波形圖。
圖7係依據一些實施例之圖5中的記憶體單元之佈局圖。
圖8A至圖8B係依據一些實施例之記憶體電路的部分之示意圖。
圖9係依據一些實施例之操作一記憶體電路的方法之流程圖。
後續說明書提供許多不同實施例或範例，用以達成本發明的不同特徵。後續描述的元件及配置的特定範例，係用來簡要說明本揭露。當然，這些只是範例，並非用來限制本揭露。舉例而言，在後續說明中，第一特徵形成於第二特徵上，可能包括的實施例為第一特徵及第二特徵形成直接接觸，以及可能包括的實施例為額外的特徵可能形成介 於第一及第二特徵之間，使得第一及第二特徵可能非直接接觸。此外，在本揭露中，在許多實例中可能重複標號和/或文字。這些重複的使用係以簡化和明確說明為目的，其本身並非意指多個實施例和/或討論的設置之間的關係。
再者，在此可使用空間相關的用語，例如「下方之(underlying)」、「下(below)」、「較下方(lower)」、「上方(overlying)」、「較上方(upper)」及類似用語，使敘述一部件或特徵與另一或另一些部件或特徵之間如圖式所繪示的關係更為容易。此些空間相關的用語意圖包括裝置除圖示所示的方位之外，在不同使用或操作中之額外的方位。另外，裝置也可具有其他方位(旋轉90度或其他方位)，而在此使用的空間相關用語可據此類似方式被解釋。
在本揭露之一些實施例中，耦接至記憶體單元之資料節點的讀取位元線被預充電至或被拉向對應至第一邏輯值之電壓位準。記憶體單元之讀取埠的電晶體之閘極係耦接至記憶體單元之資料節點。電晶體係配置以在電晶體之閘極具有對應至第一邏輯值之電壓位準時被關閉，且在電晶體之閘極具有對應至第二邏輯值之電壓位準時被開啟。因此，由於在資料節點儲存第一邏輯值之讀取干擾(read disturb)，電晶體將不被啟動。
圖1係依據一些實施例之記憶體電路100的部分之示意圖。記憶體電路100包含記憶體單元MC[0,0]、MC[0,1]、MC[1,0]和MC[1,1]、讀取字元線RWL[0]和RWL[1]、寫入字元線WWL[0]和WWL[1]、讀取位元線 RBL[0]、RBL[1]、寫入字元線WBL[0]、/WBL[0]、WBL[1]和/WBL[1]以及預充電單元PC[0]和PC[1]。
記憶體單元MC[0,0]、MC[0,1]、MC[1,0]和MC[1,1]被排列為多列及多行。為了說明目的，在圖1中僅繪示被排列為二列和二行的四個記憶體單元。在一些實施例中，記憶體電路100包含多於二列的記憶體單元和/或多於二行的記憶體單元。在一些實施例中，記憶體電路100包含大約8至256列的記憶體單元以及8至256行的記憶體單元。
記憶體單元MC[0,0]、MC[0,1]、MC[1,0]和MC[1,1]為二埠記憶體單元，每一記憶體單元包含一讀取埠和一寫入埠。讀取埠係與對應讀取字元線和對應讀取位元線相關。寫入埠係與對應寫入字元線和一或多個對應寫入位元線相關。若對應讀取字元線和讀取字元線被啟用(activated)，則記憶體單元被選擇為讀取操作。若對應寫入字元線和寫入位元線被啟用，則記憶體單元被選擇為寫入操作。在一些實施例中，記憶體單元或記憶體電路為多埠記憶體單元，每一記憶體單元包含二或多個讀取埠和一寫入埠。
在圖1中，記憶體電路100之每一行的記憶體單元係與一對寫入位元線和一讀取位元線耦接。舉例而言，包含記憶體單元MC[0,0]和MC[1,0]之此行記憶體單元係與位元線RBL[0]、WBL[0]和/WBL[0]耦接。讀取位元線RBL[0]為資料線，其係配置以攜帶從記憶體單元MC[0,0]或MC[1,0]讀取的資料。寫入位元線WBL[0]和/WBL[0] 為資料線，此些資料線係配置以攜帶將被寫入記憶體單元MC[0,0]或MC[1,0]之資料。並且，包含記憶體單元MC[0,1]和MC[1,1]之此行記憶體單元係與位元線RBL[1]、WBL[1]和/WBL[1]耦接。讀取位元線RBL[1]為資料線，其係配置以攜帶從記憶體單元MC[0,0]或MC[1,0]讀取的資料。寫入位元線WBL[1]和/WBL[1]為資料線，此些資料線係配置以攜帶將被寫入記憶體單元MC[0,1]或MC[1,1]之資料。
另外，在圖1中，記憶體電路100之每一列的記憶體單元係與一讀取字元線和一寫入字元線耦接。舉例而言，包含記憶體單元MC[0,0]和MC[0,1]之此列記憶體單元係與讀取字元線RWL[0]和寫入字元線WWL[0]耦接。讀取字元線RWL[0]攜帶一控制訊號，此控制訊號係用以造成從記憶體單元MC[0,0]或MC[0,1]至對應讀取位元線RBL[0]或RBL[1]之資料轉換。寫入字元線RWL[0]攜帶一控制訊號，此控制訊號係用以造成從寫入字元線WBL[0]和/WBL[0]至記憶體單元MC[0,0]或者從寫入字元線WBL[1]和/WBL[1]至MC[0,1]之資料轉換。並且，包含記憶體單元MC[1,0]和記憶體單元MC[1,1]之此列記憶體單元係與讀取字元線RWL[1]和寫入字元線WWL[1]耦接。讀取字元線RWL[1]攜帶一控制訊號，此控制訊號係用以造成從記憶體單元MC[1,0]或MC[1,1]至對應讀取位元線RBL[0]或RBL[1]之資料轉換。寫入字元線RWL[1]攜帶一控制訊號，此控制訊號係用以造成從寫入字元線WBL[0]和 /WBL[0]至記憶體單元MC[1,0]或者從寫入字元線WBL[1]和/WBL[1]至記憶體單元MC[1,1]之資料轉換。
預充電單元PC[0]係與位元線WBL[0],/WBL[0]和RBL[0]耦接。在一些實施例中，預充電單元PC[0]係配置以在字元線RWL[0]、RWL[1]、WWL[0]和WWL[1]被去啟用(deactivated)時預充電位元線WBL[0]、/WBL[0]或RBL[0]至一預定電壓位準。在一些實施例中，預充電單元PC[0]係配置以將位元線WBL[0]、/WBL[0]或RBL[0]拉向此預定電壓位準。並且，預充電單元PC[1]係與位元線WBL[1]、/WBL[1]和RBL[1]耦接。在一些實施例中，預充電單元PC[1]係配置以在字元線RWL[0]、RWL[1]、WWL[0]和WWL[1]被去啟用時預充電位元線WBL[1]、/WBL[1]或RBL[1]至一預定電壓位準。在一些實施例中，預充電單元PC[1]係配置以將位元線WBL[1]、/WBL[1]或RBL[1]拉向此預定電壓位準。在一些實施例中，此預定電壓位準係對應至一邏輯值，例如邏輯高位值(logical high value)或邏輯低位值(logical low value)。
在一些實施例中，記憶體單元MC[0,0]、MC[0,1]、MC[1,0]和MC[1,1]係配置為靜態隨機存取記憶體(static random access memory；SRAM)單元。在一些實施例中，記憶體單元MC[0,0]、MC[0,1]、MC[1,0]和MC[1,1]為動態隨機存取記憶體(dynamic random access memory；DRAM)單元或非揮發性(non-volatile) 記憶體單元。
圖2係依據一些實施例之記憶體單元200之示意圖。在一些實施例中，記憶體單元200係使用在記憶體電路中，例如圖1中的記憶體電路100。
記憶體單元200包含形成儲存單元之二個P型電晶體212和214以及二個N型電晶體222和224、作為記憶體單元200之寫入埠的部分之另二個P型電晶體232和234、以及作為記憶體單元200之寫入埠的部分之另二個N型電晶體242和244。寫入埠更與寫入字元線WWL及寫入位元線WBL和/WBL相關。讀取埠更與讀取字元線RWL和讀取位元線RBL相關。讀取字元線RWL對應至圖1中的字元線RWL[0]或RWL[1]，且寫入字元線WWL對應至圖1中的字元線WWL[0]或WWL[1]。讀取位元線RBL對應至圖1中的位元線RBL[0]或RBL[1]，且寫入位元線WBL和/WBL對應至圖1中的位元線WBL[0]與/WBL[0]或WBL[1]與/WBL[1]。
記憶體單元200更包含二個參考節點252和254。參考節點252係配置以具有對應至邏輯高位值一第一參考電壓位準。參考節點254係配置以具有對應至邏輯低位值之一第二參考電壓位準。
字元線WWL和RWL亦由和記憶體單元200為同一列之其它記憶體單元所共享。位元線WBL、/WBL和RBL亦由和記憶體單元200為同一行之記憶體單元所共享。在一些實施例中，僅有一寫入位元線WBL或/WBL被使 用於記憶體單元200，且因此另一寫入位元線被省略。
電晶體212、214、222與224形成一對介於參考節點252與254之間的交叉耦合(cross-coupled)反相器。電晶體212與222形成一第一反相器，而電晶體214與224形成一第二反相器。電晶體212與222之汲極係耦接在一起且形成一資料節點MT。電晶體214與224之汲極耦接至在一起且形成一資料節點MB。電晶體212與222與耦接在一起且耦接至電晶體214和224之汲極。電晶體214與224係耦接在一起且耦接至電晶體212和222之汲極。
電晶體232係耦接於位元線WBL與資料節點MT之間。電晶體234係耦接於位元線/WBL與資料節點MB之間。寫入字元線WWL係與電晶體232和234之汲極耦接。電晶體232和234作為由寫入字元線WWL所控制之一通閘。在一些實施例中，寫入字元線WWL亦與和記憶體單元200為同一列之其它記憶體單元的電晶體之閘極耦接，此些電晶體係對應至電晶體232和234。寫入字元線WWL亦被稱作寫入控制線，因為在寫入字元線WWL上的訊號係控制電晶體232和234，以使在寫入位元線WBL和/WBL上的資料被寫入至對應的節點MT和MB。
在記憶體單元200被使用為寫入操作時，將被寫入至記憶體單元200中的資料係適用至寫入位元線WBL和/WBL。寫入字元線WWL接著被啟用，例如被設定為具有邏輯低位值，以啟動電晶體232和234。因此，在位元線WBL和/WBL上的資料被傳輸至且被儲存在對應的資料節 點MT和MB中。
電晶體242具有耦接至參考節點254之節點、耦接至資料節點MB之閘極、以及耦接至電晶體244之汲極。電晶體242係配置以在電晶體242之閘極具有對應至邏輯低位值之一電壓位準時被關閉，且在電晶體242之閘極具有對應至邏輯高位值之一電壓位準時被啟動。
電晶體244係耦接於讀取位元線RBL與電晶體242之汲極之間。讀取字元線RWL係與電晶體244之閘極耦接。電晶體244作為由讀取字元線RWL所控制之一通閘。在一些實施例中，讀取字元線RWL亦與和記憶體單元200為同一列之其它記憶體單元的電晶體之閘極耦接，此些電晶體係對應至電晶體244。
在記憶體單元200被使用為讀取操作時，讀取位元線RBL被預充電至對應至邏輯高位值之一電壓位準。然後，讀取字元線RWL被啟用，例如被設定為具有邏輯高位值，以啟動電晶體244，且電晶體242之汲極與讀取位元線RBL係電性耦接在一起。若資料節點MB具有對應至邏輯低位值之一電壓位準，則電晶體242被關閉，且讀取位元線RBL維持在邏輯高位值。若資料節點MB具有對應至邏輯高位值之一電壓位準，則電晶體242被啟動，且將讀取位元線RBL拉向在參考節點254的電壓位準。
圖3A係依據一些實施例之圖2中的記憶體單元200之各種訊號之波形圖。曲線302代表在讀取字元線RWL上的訊號；曲線304代表在寫入字元線WWL上的訊號；曲 線306代表在資料節點MB上的訊號；曲線308代表在資料節點MT上的訊號；以及曲線312在讀取位元線RBL上的訊號。此外，繪示為虛線之曲線314代表，在資料節點MB上的訊號具有曲線308之波形以及在資料節點MT上的訊號具有曲線306之波形時，在讀取位元線RBL的訊號。
圖3A示出在記憶體單元200被使用為不具讀取干擾之讀取操作時的各種訊號之波形。換言之，在讀取字元線RWL被設定為具有用以啟動電晶體244之邏輯高位值時，寫入字元線WWL維持為具有用以關閉電晶體232和234之邏輯高位值。
在時間點T31時，在讀取字元線RWL的訊號302開始從對應至邏輯低位值之一電壓位準轉換至對應至邏輯高位值之一電壓位準，且因此開始啟動電晶體244。在電晶體244被啟動後，讀取位元線RBL電性耦接至電晶體242之汲極。在寫入字元線WWL的訊號304維持在用以關閉電晶體232和234之邏輯高位值。因此，寫入位元線WBL和/WBL係從資料節點MT和MB電性去耦接(decoupled)。同時，在時間點T31之前，資料節點MB(306)具有邏輯高位值，且資料節點MT(308)具有邏輯低位值。因為電晶體232和234在時間點T31之後維持為關閉，在資料節點MB的訊號306和在資料節點MT的訊號在時間點T31之後維持為相同。
在時間點T31之前，在讀取位元線RBL(312)之一電壓位準被預充電至邏輯高位值。因為在資料節點MB的訊號306具有邏輯高位值，在時間點T31時，電晶體242 被啟動以電性耦接電晶體242之汲極與參考節點254。因此，在讀取位元線RBL(312)之電壓位準開始被拉向在參考節點254的電壓位準，其代表邏輯低位值。
在時間點T32時，在讀取位元線RBL的訊號312到達在參考節點254的電壓位準。然後，在時間點T33時，在讀取字元線RWL的訊號302開始從邏輯高位值轉換至邏輯低位值，且因此開始關閉電晶體244。讀取位元線RBL現具有邏輯低位值，此邏輯低位值指示儲存在節點MT的資料，或邏輯上互補於儲存在節點MB的資料。
另外，當在資料節點MB上的訊號具有曲線308之波形以及在資料節點MT上的訊號具有曲線306之波形時，電晶體242在包含時間點T31、T32和T33之整個時間週期中維持為關閉。因此，讀取位元線RBL不電性耦接至參考節點254，且在讀取位元線RBL的訊號314維持在邏輯高位值。在時間點T33之後，讀取位元線RBL具有邏輯高位值，此邏輯高位值指示儲存在節點MT的資料，或邏輯上互補於儲存在節點MB的資料。
其它電路，例如一或多個感測放大器、邏輯輸入/輸出電路或全域(global)輸入/輸出電路，係用以根據讀取位元線RBL之邏輯值來輸出讀取資料訊號。
圖3B係依據一些實施例之圖2中的記憶體單元200之各種訊號之波形圖。曲線322代表在讀取字元線RWL上的訊號；曲線324代表在寫入字元線WWL上的訊號；曲線326代表在資料節點MB上的訊號；曲線328代表在資料 節點MT上的訊號；以及曲線332在讀取位元線RBL上的訊號。此外，繪示為虛線之曲線334代表，在資料節點MB上的訊號具有曲線328之波形以及在資料節點MT上的訊號具有曲線326之波形時，在讀取位元線RBL的訊號。
圖3B示出在記憶體單元200被使用為具讀取干擾之讀取操作時的各種訊號之波形。換言之，在讀取字元線RWL被設定為具有用以啟動電晶體244之邏輯高位值時，寫入字元線WWL亦被設定為用以啟動電晶體232和234之邏輯低位值。然而，因為記憶體單元200之寫入埠實際上並未被選擇為寫入操作，寫入資料線WBL和/WBL維持在對應至邏輯低位值之一預定電壓位準，此預定電壓位準係由一對應預充電單元所設定。
在時間點T34時，在讀取字元線RWL的訊號322開始從邏輯低位值轉換至邏輯高位值，且因此開始啟動電晶體244。在電晶體244被啟動後，讀取位元線RBL電性耦接至電晶體242之汲極。在寫入字元線WWL的訊號324亦開始從邏輯高位值轉換至邏輯低位值，且開始啟動電晶體232和234。在電晶體232和234被啟動後，寫入位元線WBL電性耦接至資料節點MT，且讀取位元線/WBL電性耦接至資料節點MB。
同時，在時間點T34之前，資料節點MB(326)具有邏輯高位值，且資料節點MT(328)具有邏輯低位值。因為電晶體232被啟動以及讀取位元線/WBL被預充電或被對應預充電單元拉向邏輯低位值，在資料節點MB的訊號 326被拉向代表邏輯低位值之電壓位準。因為寫入位元線WBL被預充電或被對應預充電單元保持在邏輯低位值，故在資料節點MT的訊號328大約維持在邏輯低位值。在一些實施例中，記憶體單元200係以在資料節點MB的訊號326之波動不足以造成由電晶體212、214、222和224所形成的交叉耦合反相器翻轉儲存在資料節點MB和MT的邏輯值之方式來配置。
在時間點T34之前，在讀取位元線RBL(332)之電壓位準被預充電至邏輯高位值。因為在資料節點MB的訊號326具有邏輯高位值，在時間點T34時，電晶體242被啟動以電性耦接電晶體242之汲極與參考節點254。因此，在讀取位元線RBL(332)的電壓位準開始被拉向在參考節點254的電壓位準，其代表邏輯低位值。然而，在時間點T34之後，因為在資料節點MB的訊號326從邏輯高位值被拉離，電晶體242被施加偏壓以具有相較於如圖3A所繪示之不具讀取干擾的電晶體242為較低的驅動能力。
在時間點T35中，在讀取位元線RBL的訊號332到達在參考節點254的電壓位準。因為在有讀取干擾之下的電晶體242具有較不具讀取干擾之電晶體242為低的驅動能力，故介於時間點T33與T35之間的時間間隔較介於時間點T31與T32之間的時間間隔為長。然後，在時間點T36時，在讀取字元線RWL的訊號322開始從邏輯高位值轉換至邏輯低位值，且因此開始關閉電晶體244。讀取位元線RBL現具有邏輯低位值，此邏輯低位值指示儲存在節點MT的資料， 或邏輯上互補於儲存在節點MB的資料。
另外，當在資料節點MB上的訊號具有曲線328之波形，以及當在資料節點MT上的訊號具有曲線326之波形時，電晶體242在包含時間點T34、T35和T36之整個時間週期中維持為關閉。因此，讀取位元線RBL不電性耦接至參考節點254，且在讀取位元線RBL的訊號334維持在邏輯高位值。在時間點T36之後，讀取位元線RBL具有邏輯高位值，此邏輯高位值指示儲存在節點MT的資料，或邏輯上互補於儲存在節點MB的資料。
在一些配置中，寫入位元線WBL和讀取位元線/WBL被預充電或被拉向對應至邏輯高位值之一電壓位準而非對應至邏輯低位值之一電壓位準，如在圖2結合圖3A和3B所描述。在這樣的配置中，讀取干擾造成讀取字元線RBL從邏輯高位值至邏輯低位值之轉換在在資料節點MB的不同邏輯值之不同坡度。用於根據此些配置之讀取字元線RBL的感測放大器或輸入/輸出電路將必須基於偵測的時間點和讀取字元線RBL之電壓位準中的分離而配置，以分辨邏輯高位值與邏輯低位值。
與這樣的設置相比較，在有讀取干擾之下，本揭露所例示之實施例有效使讀取字元在資料節點MB具有邏輯低位值時保持在高邏輯位準，且在資料節點MB具有邏輯高位值時延遲讀取字元線RBL從邏輯高位值至邏輯低位值之轉換。用於根據本揭露之讀取字元線RBL的感測放大器或輸入/輸出電路可為可設定，而不考慮在資料節點MB 具有邏輯低位值時讀取字元線RBL從邏輯高位值至邏輯低位值之轉換。與先前段落中所描述的配置相比較，用於根據本揭露之讀取字元線RBL的感測放大器或輸入/輸出電路在對可能的製造變異之最佳化下具有較少將被考慮的因子。
圖3C係依據一些實施例之圖2中的記憶體單元200之各種訊號之波形圖。曲線342代表在讀取字元線RWL上的訊號；以及曲線344代表在寫入字元線WWL上的訊號。
圖3C示出在記憶體單元200被使用為讀取操作或重疊寫入(overlapped write)操作時的讀取字元線RWL和寫入字元線WWL之波形。換言之，在讀取字元線RWL被設定為具有用以啟動電晶體244邏輯高位值以用於讀取操作之時間週期中，寫入字元線WWL亦被設定為具有用以啟動電晶體232和234之邏輯低位值以用於寫入操作。
在時間點T37時，在讀取字元線RWL的訊號342從邏輯低位值轉換至邏輯高位值以啟動電晶體244。在時間點T38時，在寫入字元線WWL的訊號344從邏輯高位值轉換至邏輯低位值以啟動電晶體232和234。然後，在時間點T39時，在記憶體單元200上的讀取操作結束，且在讀取字元線RWL的訊號342從邏輯高位值轉換至邏輯低位值以關閉電晶體244。
在一些實施例中，在時間點T39時，在寫入字元線WWL的訊號344被下拉一些至具有訊號突波(signal glitch)362，此係因訊號串音(cross-talking)所造成。電晶體232和234為P型電晶體，且因此配置為當在對應至 閘極之電壓位準降低時被施加偏壓以提供較大的驅動能力。因此，訊號突波362不以造成電晶體232和234的驅動能力降低的方式來對記憶體單元200的效能產生影響。因此，記憶體單元200之交流(alternating-current；AC)寫入邊限(write margin)不會受到讀取字元線RWL與寫入字元線WWL之間的串音所造成的負面影響。
圖4係依據一些實施例之圖2中的記憶體單元200之佈局圖400。佈局圖400包含N型井區412和414，以及P型井區416和418。佈局圖400更包含氧化定義(oxide-definition；OD)區422和424，此些氧化定義區指示埋入在對應N型井區中的P型植入區，且氧化定義區426、427和428指示埋入在對應P型井區中的N型植入區。
佈局圖400亦包含多晶矽區432、434、435、436和438、互連區442a、442b、444a、444b、444c、446a、446b、447a、447b、448和449以及互連區452、453、454、456和458。互連區442a、442b、444a、444b、444c、446a、446b、447a、447b、448和449對應至一共同層的互連結構。互連區452、453、454、456和458對應至其它共同層的互連結構。
在單元邊界460中，互連區442b、多晶矽區436、氧化定義區424和互連區446a定義對應至圖2中的電晶體212之電晶體472。多晶矽區436對應至電晶體212之閘極，互連區442b對應至參考節點252，且互連區446a對應至參考節點MT。互連區442a、多晶矽區432、氧化定義區 422和互連區446b定義對應至電晶體214之電晶體474。多晶矽區432對應至電晶體214之閘極，互連區442a對應至參考節點252，且互連區446b對應至參考節點MB。互連區453連接互連區446b與多晶矽區436。互連區454連接互連區446a與多晶矽區432。
互連區444b、多晶矽區436、氧化定義區427和互連區446a定義對應至電晶體222之電晶體476。多晶矽區436對應至電晶體222之閘極，且互連區444b對應至參考節點254。互連區444a、多晶矽區432、氧化定義區426和互連區446b定義對應至電晶體224之電晶體478。多晶矽區432對應至電晶體224之閘極，且互連區444a對應至參考節點252。
互連區444c、多晶矽區436、氧化定義區428和互連區449定義對應至在圖2中的電晶體242之電晶體482。多晶矽區436對應至電晶體242之閘極，且互連區444c對應至參考節點254。互連區448、多晶矽區438、氧化定義區428和互連區449定義對應至電晶體244之電晶體482。多晶矽區438對應至電晶體244之閘極，且互連區448對應至將與讀取位元線RBL連接之一節點。互連區458連接至多晶矽區438且將與讀取字元線RWL連接。
互連區447a、多晶矽區435、氧化定義區424和互連區446a定義對應至電晶體232之電晶體486。多晶矽區435對應至電晶體232之閘極，且互連區447a對應至將與寫入字元線WBL連接之一節點。互連區456連接至多晶矽區 435且將與寫入字元線WWL連接。互連區447b、多晶矽區434、氧化定義區422和互連區446b定義對應至電晶體234之電晶體488。多晶矽區434對應至電晶體234之閘極，且互連區447b對應至將與寫入位元線/WBL連接之一節點。互連區452連接至多晶矽區434且將與寫入字元線WWL連接。
圖5係依據一些實施例之記憶體單元500之示意圖。在一些實施例中，記憶體單元500係使用在記憶體電路中，例如圖1中的記憶體電路100。在圖5中與在圖2中的相同或相似元件被賦予相同標號，且此些元件的說明不再重複。
與記憶體單元200相比較，記憶體單元500具有作為用於寫入埠之通閘之N型電晶體532和534以及用於讀取埠之P型電晶體542和544。另一方面，記憶體單元500具有與記憶體單元200相似的組態和電性特徵，除了因為用於讀取埠與寫入埠之N型或P型電晶體之調換(swapping)而而調換在一些節點的訊號極性之外。
電晶體532係耦接於位元線WBL與資料節點MT之間。電晶體534係耦接於於位元線/WBL與資料節點MB之間。寫入字元線WWL係與電晶體532和534之閘極連接。在記憶體單元200被使用為讀取操作時，將被寫入至記憶體單元500的資料係適用至寫入位元線WBL和/WBL。寫入字元線WWL接著被啟用，例如被設定為具有邏輯高位值，以啟動電晶體532和534。因此，在位元線WBL和/WBL上的資料被傳輸至且被儲存在對應的資料節點MT和MB 中。
電晶體542具有耦接至參考節點252之源極、耦接至資料節點MB之閘極以及耦接至電晶體544之汲極。電晶體542係配置以在電晶體542之閘極具有對應至邏輯高位值之一電壓位準時被關閉，且在電晶體542之閘極具有對應至邏輯低位值之一電壓位準時被啟動。電晶體544係耦接於讀取位元線RBL與電晶體542之汲極之間。讀取字元線RWL係與電晶體544之閘極耦接。電晶體544作為由讀取字元線RWL所控制之一通閘。
在記憶體單元500被使用為讀取操作時，讀取字元線RBL被預充電至對應至邏輯低位值之一電壓位準。然後，讀取字元線RWL被啟用，例如被設定為具有邏輯低位值，以啟動電晶體544，且電晶體542之汲極與讀取位元線RBL電性耦接在一起。若資料節點MB具有對應至邏輯高位值之一電壓位準，則電晶體542被關閉，且讀取位元線RBL維持在邏輯低位值。若資料節點MB具有對應至邏輯低位值之一電壓位準，則電晶體542被啟動，且將讀取位元線RBL拉向在參考節點252的電壓位準。
圖6A係依據一些實施例之圖5中的記憶體單元500之各種訊號之波形圖。曲線602代表在讀取字元線RWL上的訊號；曲線604代表在寫入字元線WWL上的訊號；曲線606代表在資料節點MB上的訊號；曲線608代表在資料節點MT上的訊號；且曲線612代表在讀取位元線RBL上的訊號。此外，繪示為虛線之曲線614代表，在資料節點MB 上的訊號具有曲線608之波形以及在資料節點MT上的訊號具有曲線606之波形時，在讀取位元線RBL的訊號。
圖6A示出在記憶體單元500被使用為不具讀取干擾之讀取操作時的各種訊號之波形。換言之，在讀取字元線RWL被設定為具有用以啟動電晶體544之邏輯低位值時，寫入字元線WWL維持為具有用以關閉電晶體532和534之邏輯低位值。
在時間點T61時，在讀取字元線RWL的訊號602開始從邏輯高位值轉換至邏輯低位值，且因此開始啟動電晶體544。在寫入字元線WWL的訊號604維持在用以關閉電晶體532和534之邏輯低位值。因此，寫入字元線WBL和/WBL係從資料節點MT和MB電性去耦接。同時，在時間點T61之前，資料節點MB(606)具有邏輯低位值，且資料節點MT(608)具有邏輯高位值。並且，在時間點T61之前，在讀取位元線RBL(612)之一電壓位準被預充電至邏輯低位值。因為在資料節點MB的訊號606邏輯低位值，在時間點T61時，電晶體542被啟動以電性耦接電晶體542之汲極與參考節點252。因此，在讀取位元線RBL(612)之電壓位準開始被拉向在參考節點252的電壓位準，其代表邏輯高位值。
在時間點T62時，在讀取位元線RBL的訊號612到達在參考節點252的電壓位準。然後，在時間點T63時，在讀取字元線RWL的訊號602開始從邏輯低位值轉換至邏輯高位值，且因此開始關閉電晶體544。讀取位元線RBL現 具有邏輯高位值，此邏輯高位值指示儲存在節點MT的資料，或邏輯上互補於儲存在節點MB的資料。
另外，當在資料節點MB上的訊號具有曲線608之波形以及在資料節點MT上的訊號具有曲線606之波形時，電晶體542在包含時間點T61、T62和T63之整個時間週期中維持為關閉。因此，讀取位元線RBL不電性耦接至參考節點252，且在讀取位元線RBL的訊號614維持在低位邏輯值。
圖6B係依據一些實施例之圖5中的記憶體單元500之各種訊號之波形圖。曲線622代表在讀取字元線RWL上的訊號；曲線624代表在寫入字元線WWL上的訊號；曲線626代表在資料節點MB上的訊號；曲線628代表在資料節點MT上的訊號；以及曲線632代表在讀取位元線RBL上的訊號。此外，繪示為虛線之曲線634代表，在資料節點MB上的訊號具有曲線628之波形以及在資料節點MT上的訊號具有曲線626之波形時，在讀取位元線RBL的訊號。
圖6B示出在記憶體單元500被使用為具讀取干擾之讀取操作時的各種訊號之波形。換言之，在讀取字元線RWL被設定為具有用以啟動電晶體544之邏輯低位值時，寫入字元線WWL亦被設定為用以啟動電晶體532和534之邏輯高位值。然而，因為記憶體單元500之寫入埠實際上並未被選擇為寫入操作，寫入資料線WBL和/WBL維持在對應至邏輯低位值之一預定電壓位準，此預定電壓位準係由一對應預充電單元所設定。
在時間點T64時，在讀取字元線RWL的訊號622開始從邏輯高位值轉換至邏輯低位值，且開始啟動電晶體544。在寫入字元線WWL的訊號624亦開始從邏輯低位值轉換至邏輯高位值，且開始啟動電晶體532和534。
同時，在時間點T34之前，資料節點MB(626)具有邏輯低位值，且資料節點MT(628)具有邏輯高位值。因為電晶體532被啟動以及讀取位元線/WBL被預充電或被對應預充電單元拉向邏輯高位值，在資料節點MB的訊號526被拉向代表邏輯低位值之電壓位準。在資料節點MT的訊號528大約維持在邏輯低位值。在一些實施例中，記憶體單元500係以在資料節點MB的訊號526之波動不足以造成由電晶體212、214、222和224所形成的交叉耦合反相器翻轉儲存在資料節點MB和MT的邏輯值之方式來配置。
在時間點T64之前，在讀取位元線RBL(632)之電壓位準被預充電至邏輯低位值。因為在資料節點MB的訊號626具有邏輯低位值，在時間點T64時，電晶體542被啟動以電性耦接電晶體542汲極與參考節點254。因此，在讀取位元線RBL(632)之電壓位準開始被拉向在參考節點252的電壓位準，其代表邏輯高位值。然而，在時間點T64之後，因為在資料節點MB的訊號626從邏輯低位值被拉離，電晶體542被施加偏壓以具有相較於如圖6A所繪示之不具讀取干擾的電晶體542為較低的驅動能力。
在時間點T65中，在讀取位元線RBL的訊號632到達在參考節點252之電壓位準。因為在有讀取干擾之下的 電晶體542具有較不具讀取干擾之電晶體542為低的驅動能力，故介於時間點T63與T65之間的時間間隔較介於時間點T61與T62之間的時間間隔為長。然後，在時間點T66中，在讀取字元線RWL的訊號622開始從邏輯低位值轉換至邏輯高位值，且因此開始關閉電晶體544。讀取位元線RBL現具有邏輯高位值，此邏輯高位值指示儲存在節點MT的資料，或邏輯上互補於儲存在節點MB的資料。
另外，當在資料節點MB上的訊號具有曲線628之波形，以及當在資料節點MT上的訊號具有曲線626之波形時，電晶體542在包含時間點T64、T65和T66之整個時間週期中維持為關閉。因此，讀取位元線RBL不電性耦接至參考節點252，且在讀取位元線RBL的訊號634維持在邏輯高位值。在時間點T66之後，讀取位元線RBL具有邏輯低位值，此邏輯低位值指示儲存在節點MT的資料，或邏輯上互補於儲存在節點MB的資料。
圖6C係依據一些實施例之圖5中的記憶體單元500之各種訊號之波形圖。曲線642代表在讀取字元線RWL上的訊號；以及曲線644代表在寫入字元線WWL上的訊號。
與結合圖3C所繪示的操作相似，曲線642和644與記憶體單元500以一重疊方式被使用為讀取操作和寫入操作相關。在時間點T67時，在讀取字元線RWL的訊號642從邏輯高位值轉換至邏輯低位值以啟動電晶體544。在時間點T68時，在寫入字元線WWL的訊號644從邏輯低位值轉換至邏輯高位值以啟動電晶體532和534。然後，在時間 點T69時，在記憶體單元500上的讀取操作結束，且在讀取字元線RWL的訊號642從邏輯低位值轉換至邏輯高位值以關閉電晶體544。
在一些實施例中，因為訊號串音，在時間點T69時，在寫入字元線WWL的訊號644被上拉一些至具有訊號突波662。電晶體532和534為N型電晶體，且因此配置為當在對應閘極之電壓位準增加時被施加偏壓以提供較大的驅動能力。因此，訊號突波662不以造成電晶體532和534的驅動能力降低的方式來對記憶體單元500的效能產生影響。因此，記憶體單元500之交流寫入邊限不會受到讀取字元線RWL與寫入字元線WWL之間的串音所造成的負面影響。
圖7係依據一些實施例之圖5中的記憶體單元500之佈局圖700。佈局圖700包含P型井區712和714，以及N型井區716和718。佈局圖700更包含氧化定義區722和724，此些氧化定義區指示埋入在對應P型井區中的N型植入區，且氧化定義區726、727和728指示埋入在對應N型井區中的P型植入區。
佈局圖700亦包含多晶矽區732、734、735、736和738、互連區742a、742b、744a、744b、744c、746a、746b、747a、747b、748和749以及互連區752、753、754、756和758。互連區742a、742b、744a、744b、744c、746a、746b、747a、747b、748和749對應至一共同層的互連結構。互連區752、753、754、756和758對應至其它共同層 的互連結構。
在單元邊界760中，氧化定義區、多晶矽區和互連區之不同組合以相似於圖4之方式來定義P型電晶體776、778、782和784以及N型電晶體772、774、786和788。
舉例而言，電晶體772對應至圖2中的電晶體222；電晶體774對應至電晶體224；電晶體776對應至電晶體212；以及電晶體778對應至電晶體212。關於讀取埠，電晶體782對應至電晶體542；以及電晶體784對應至電晶體544。關於寫入埠，電晶體786對應至電晶體532；以及電晶體788對應至電晶體534。
互連區742a和742b對應至參考節點254，且互連區744a、744b和744c對應至參考節點252。互連區746a、746b、747a、747b和748個別對應至資料節點MT、資料節點MB、寫入位元線WBL、讀取位元線/WBL和讀取位元線RBL。互連區752和756對應至寫入字元線WWL；以及互連區758對應至讀取字元線RWL。
圖8A係依據一些實施例之記憶體單元800A之示意圖。在圖8A中與在圖2中的相同或相似元件被賦予相同標號，且此些元件的詳細說明被省略。
在圖8A中，記憶體單元800A具有包含電晶體242和244之第一讀取埠、對應至讀取字元線RWL之讀取字元線RWL1、以及對應讀取位元線RBL之讀取位元線RBL1。此外，記憶體單元800A具有包含電晶體812和814 之第二讀取埠、讀取字元線RWL2、以及讀取位元線RBL2。第二讀取埠係以相似於第一讀取埠之方式來配置，除了第二讀取埠被配置以從資料節點MT來讀取儲存資料以外。在一些實施例中，有二或多個讀取埠係以相似於第一讀取埠或第二讀取埠來配置。
圖8B係依據一些實施例之記憶體單元800B之示意圖。在圖8B中與在圖5中的相同或相似元件被賦予相同標號，且此些元件的詳細說明被省略。
與記憶體單元500和記憶體單元800A相比較，記憶體單元800B具有包含電晶體542和544之第一讀取埠、對應讀取字元線RWL之讀取字元線RWL1、以及對應讀取位元線RBL之讀取位元線RBL1。此外，記憶體單元800B具有包含電晶體822和824之第二讀取埠、讀取字元線RWL2、以及讀取位元線RBL2在一些實施例中，有二或多個讀取埠係以相似於第一讀取埠或第二讀取埠來配置。
圖9係依據一些實施例之操作一記憶體電路的方法900之流程圖，此記憶體電路為例如基於任何記憶體單元200、500、800A或800B之記憶體電路100。可理解的是，附加的操作可被進行在圖9中所繪示的方法900之前、之中和/或之後方法，且一些其它流程在此可僅被簡單描述。
流程以操作910為開始，其中資料線(例如寫入位元線WBL或/WBL)被預充電至一預定電壓(例如用於記憶體單元200和記憶體單元800A之對應至邏輯低位值之一電壓位準或對應至記憶體單元500和記憶體單元800B之 對應至邏輯高位值之一電壓位準。
流程進入到操作920，其中位於記憶體單元之電晶體與另一資料線之間的第一通閘被啟動。舉例而言，記憶體單元200或記憶體單元800A之電晶體244被啟動，或者記憶體單元500或記憶體單元800B之電晶體544被啟動。電晶體之閘極係耦接至記憶體單元之資料節點。在一些實施例中，第一通閘係回應對應至第二邏輯值之一電壓位準而啟動，此第二邏輯值係不同於第一邏輯值。因此，在一些實施例中，啟動第一通閘係藉由使第一字元線耦接至第一通閘來進行，例如讀取字元線RWL或RWL1，以具有從對應至第一邏輯值之一電壓位準至對應第二邏輯值之一電壓位準的第一轉換。
流程進入到操作930，其中位於記憶體單元之資料節點與資料線之間的第二通閘被啟動。在一些實施例中，第二通閘係回應對應至第一邏輯值之一電壓位準而啟動。因此，在一些實施例中，啟動第二通閘係藉由第二字元線(例如寫入字元線WWL)耦接至第二通閘造成來進行，以具有從對應至第二邏輯值之一電壓位準轉換至對應至第一邏輯值之一電壓位準。
依據一實施例，一種電路包含第一資料線、第二資料線、參考節點和記憶體單元。參考節點係配置以具有對應至第一邏輯值之參考電壓位準。記憶體單元包含資料節點、第一電晶體、第二電晶體及第三電晶體，其中第一電晶體及第二電晶體在第一資料線與參考節點之間串聯連接，且 第三電晶體位於資料節點與第二資料線之間。第一電晶體之閘極係耦接至資料節點，且第一電晶體係配置以在第一電晶體之閘極具有對應至第一邏輯值之電壓位準時被關閉。第三電晶體係配置以在第三電晶體之閘極具有對應至第二邏輯值之電壓位準時被關閉，此第二邏輯值係不同於第一邏輯值。
依據另一實施例，一種電路包含參考節點、記憶體單元、第一資料線、第二資料線和預充電單元。參考節點係配置以具有對應至第一邏輯值之參考電壓位準。記憶體單元包含資料節點、第一通閘、第二通閘及電晶體。電晶體具有汲極、源極和閘極，其中電晶體之閘極係與記憶體單元之資料節點耦接，且電晶體之源極係與參考節點耦接。記憶體單元之第一通閘係介於電晶體之汲極與第一資料線之間。記憶體單元之第二通閘係介於記憶體單元之資料節點與第二資料線之間。預充電單元配置以使第二資料線具有對應第一邏輯值之預定電壓位準。
依據另一實施例，一種方法包含預充電資料線至對應第一邏輯值之預定電壓位準。啟動介於記憶體單元之電晶體與另一資料線之間的第一通閘。電晶體具有耦接至第一通閘之汲極、源極和閘極。汲極係耦接至第一通閘，源極係耦接至配置以具有對應第一邏輯值之參考電壓位準之參考節點，閘極係耦接至記憶體單元之資料節點。啟動介於記憶體單元之資料節點與資料線之間的第二通閘。
前述說明摘要數個實施例的特徵，使得熟習此 技藝者可以更了解本揭露的態樣。熟習此技藝者應知其可以輕易地利用本揭露作為一基礎，以進行設計或修改其他製程及結構，用以達成相同目的，和/或達成與在此提出實施例的相同態樣。熟習此技藝者也應可理解，這些等效的結構並不脫離本揭露的精神與範圍，而且在不脫離本揭露的精神與範圍下，可以做各種變更，替代及潤飾。
200‧‧‧記憶體單元
212、214、232、234‧‧‧P型電晶體
222、224、242、244‧‧‧N型電晶體
252、254‧‧‧參考節點
MB、MT‧‧‧資料節點
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
WBL、/WBL‧‧‧寫入位元線
WWL‧‧‧寫入字元線

Claims (7)

  1. 一種記憶體電路，包含：一參考節點，配置以具有對應一第一邏輯值之一參考電壓位準；一記憶體單元，包含：一資料節點；一第一通閘(pass gate)；一第二通閘；以及一電晶體，具有一汲極、一源極及一閘極，該電晶體之該閘極係與該記憶體單元之該資料節點耦接，且該電晶體之該源極係與該參考節點耦接；一第一資料線，該記憶體單元之該第一通閘係介於該電晶體之該汲極與該第一資料線之間；一第二資料線，該記憶體單元之該第二通閘係介於該記憶體單元之該資料節點與該第二資料線之間；以及一預充電單元，配置以使該第二資料線具有對應該第一邏輯值之一預定電壓位準。
  2. 如申請專利範圍第1項所述之記憶體電路，其中：該第一通閘係配置以接收一第一字元線的訊號，且在該第一字元線具有對應該第一邏輯值之一電壓位準時被關閉；以及該第二通閘係配置以接收一第二字元線的訊號，且在 該第二字元線具有對應該第二邏輯值之一電壓位準時被關閉，該第二邏輯值係不同於該第一邏輯值。
  3. 如申請專利範圍第1項所述之記憶體電路，其中該記憶體單元更包含：另一資料節點；一第三通閘；且該記憶體電路更包含：一第三資料線，該記憶體單元之該第三通閘係介於該記憶體單元之該另一資料節點與該第三資料線之間。
  4. 如申請專利範圍第1項所述之記憶體電路，其中該記憶體單元更包含：另一資料節點；一第三通閘；以及另一電晶體，具有一汲極、一源極及一閘極，該另一電晶體之該閘極係與記憶體單元之該另一資料節點耦接，且該另一電晶體之該源極係與該參考節點耦接；且該記憶體電路更包含：一第三資料線，該記憶體單元之該第三通閘係介於該另一電晶體之該汲極與該第三資料線之間。
  5. 一種記憶體電路操作方法，包含：預充電一資料線至對應一第一邏輯值之一預定電壓位準； 啟動介於一記憶體單元之一電晶體與另一資料線之間的一第一通閘，該電晶體具有耦接至該第一通閘之一汲極、一源極及一閘極，該汲極係耦接至該第一通閘，該源極係耦接至配置以具有對應該第一邏輯值之一參考電壓位準之一參考節點，該閘極係耦接至該記憶體單元之一資料節點；以及啟動介於該記憶體單元之該資料節點與該資料線之間的一第二通閘。
  6. 如申請專利範圍第5項所述之記憶體電路操作方法，其中：啟動該第一通閘的步驟包含使一第一字元線耦接至該第一通閘，以具有從對應該第一邏輯值之一電壓位準至對應一第二邏輯值之一電壓位準之一第一轉換，其中該第二邏輯值係不同於該第一邏輯值；以及啟動該第二通閘的步驟包含使一第二字元線耦接至該第二通閘，以具有從對應該第二邏輯值之一電壓位準至對應該第一邏輯值之一電壓位準之一第二轉換。
  7. 如申請專利範圍第5項所述之記憶體電路操作方法，其中：啟動該第一通閘的步驟包含設定一第一字元線為耦接至該第一通閘，以具有對應一第二邏輯值之一電壓位準，該第二邏輯值係不同於該第一邏輯值；以及啟動該第二通閘的步驟包含設定一第二字元線為耦接 至該第二通閘，以具有對應該第一邏輯值之一電壓位準。
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